机译:存在统计延迟时的测试模式生成和关键路径选择
Southern Illinois Univ Dept Elect & Comp Engn Carbondale IL 62901 USA;
Delays; Logic gates; Probability; Integrated circuit modeling; Automatic test pattern generation; Correlation; Very large scale integration; Critical path selection; delay modeling; path delay faults; path sensitization; test pattern generation;
机译:基于动态统计时间分析的VLSI路径延迟测试模式生成
机译:考虑耦合噪声的延迟测试的关键路径选择
机译:考虑耦合噪声的延迟测试的关键路径选择
机译:虚假路径统计时序分析和有效的路径选择,用于延迟测试和时序验证
机译:过渡故障和过渡路径延迟故障:测试生成,路径选择以及功能性侧面测试的内置生成。
机译:基于混合负选择算法和遗传算法的最优路径测试数据生成
机译:虚假路径统计时序分析和有效的路径选择,用于延迟测试和时序验证
机译:用于计算自动测试模式生成(aTpG)和可满足性的所有解决方案的决策选择和相关学习。