机译:具有栅-漏重叠的铁电肖特基势垒隧道FET:建议和研究
Department of Electronics and Communication Engineering, PDPM-Indian Institute of Information Technology, Design & Manufacturing Jabalpur, MP, 482005, India;
Department of Electronics and Communication Engineering, PDPM-Indian Institute of Information Technology, Design & Manufacturing Jabalpur, MP, 482005, India;
Schottky barrier; Ferroelectric gate stack; Underlap; Tunneling barrier width; Ambipolar leakage current;
机译:非对称双口袋和栅漏下叠对肖特基势垒隧穿FET的影响:双极性传导与高频性能
机译:利用栅漏下重叠减小Ⅲ-Ⅴ型垂直纳米线隧道FET中的双极性截止状态漏电流
机译:温度对铁电掺杂剂隔离肖特基障隧道场效应晶体管(Fe DS-SBTFET)的可靠性问题的影响
机译:源沟道隧道结处具有δp + sup> Si
机译:肖特基障碍物隧道
机译:通过设计肖特基势垒在金属/铁电/半导体隧道结中的巨大隧道电阻
机译:使用栅极 - 漏极潜水潜水局部减少III-V垂直纳米线隧道FET中的Ampolar断开状态漏电流
机译:Gaas肖特基势垒结中隧道现象的偏压和温度依赖性。