机译:锁相环利用次采样相位检测器的杂散抑制技术
IC-Design group, University of Twente, The Netherlands;
Clock generation; clock multiplier; clocks; frequency multiplication; frequency synthesizer; low jitter; low phase noise; low power; low spur; phase detector; phase-locked loop (PLL); sampling phase detector; sub-sampling phase detector;
机译:在基于相位插值器的全数字锁相环中使用45°相位抖动的分数杂散减少技术
机译:包含环路延迟的电荷泵锁相环中基于LMI的参考杂散降低方法
机译:使用自动环路增益控制和降低环路延迟技术的Bang Bang锁相环
机译:一个0.008mm 2 sup> 2.4GHz I型子采样基于环振荡器的锁相环,具有239.7dB FoM和-64dBc参考杂散
机译:数字增强技术,用于数字分数-N锁相环
机译:基于鉴相器输出的GPS锁相环性能指标
机译:锁相环利用次采样相位检测器的杂散抑制技术