基于40nm CMOS工艺的低杂散低噪声亚采样锁相环设计

摘要

基于SMIC 40 nm CMOS工艺,设计了一款应用于2.4 GHz的高性能低杂散低噪声亚采样锁相环(SSPLL).压控振荡器(VCO)的输出直接被参考时钟信号采样,实现了核心环路无分频器.使用互补开关对和Dummy采样器消除了BFSK效应,减少了参考杂散.同时,通过自偏置缓冲器的隔离作用进一步减少了杂散.可调死区产生电路加速了锁定建立过程.后仿结果表明,该SSPPL在1.1V的电源电压下核心电路功耗为5.84 mW,在50 MHz的频偏处参考杂散为-84.56 dBc,带内相位噪声为-125 dBc/Hz@1 MHz.