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机译:具有循环半延迟线架构的大范围,低功耗,全数字延迟锁定环路
Dept. of EE and SoC/AIMHI Research Centers, National Chung-Cheng University, Taiwan;
2b-per-stage asynchronous binary search circuit (2b-ABS); All-digital delay-locked loop (ADDLL); cyclic half-delay-line architecture; low power; small area; wide range;
机译:占空比失真容忍的半延迟线低功耗快速锁定全数字延迟锁定环路
机译:宽范围和快速锁定的全数字周期控制延迟锁定环路
机译:使用用于DRAM的循环锁定环的全数字快速锁定延迟锁定环
机译:适用于双倍数据速率同步动态随机存取存储器应用的大范围全数字延迟锁定环
机译:低抖动,宽锁定范围全数字锁相环和延迟锁相环的研究和设计。
机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
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