机译:一种有效且简单的紧凑建模方法,用于3D互连,并考虑了IC的堆栈全局电气环境
INL, Universite de Lyon, France;
INL, Universite de Lyon, France ,Institut des Nanotechnologies de Lyon - INL, INSA-Lyon, 7, Avenue Jean Capelle, F-69621 Villeurbanne cedex, France;
INL, Universite de Lyon, France;
INL, Universite de Lyon, France;
INL, Universite de Lyon, France;
INL, Universite de Lyon, France;
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EASii IC, Paris, France;
CEA-LETI, Grenoble, France;
CEA-LETI, Grenoble, France;
INL, Universite de Lyon, France;
3D integrated circuits; Through Silicon Via (TSV); Compact modeling including electrical context; CPW; TSVs chains;
机译:TSV感知的互连分布模型,用于预测3-D堆叠式IC的延迟和功耗
机译:生成紧凑,有保证的无源降阶3D RLC互连模型
机译:改进的紧凑型热模型,用于研究具有低k电介质的3-D互连结构
机译:多壁碳纳米管互连件的高效紧凑电气建模
机译:可扩展的系统架构,可与3D堆叠处理器环境中的自由空间光互连一起使用
机译:铜双镶嵌互连的早期电迁移失败的紧凑模型
机译:具有堆叠L2缓存的多核加速器的功率高效的3-D片上互连
机译:可扩展的系统架构,用于3-D堆叠处理器环境中的自由空间光互连