机译:新型分离式数字锁相环在加性宽带高斯噪声中的性能
Department of Information Technology, Jalpaiguri Government Engineering College, Jalpaigri 735102, West Bengal, India;
Department of Computer Science and Engineering (CSE), Jadavpur University, Kolkata, West Bengal, India;
Education Division, Sir J. C. Bose School of Engineering, SKF Group, Mankundu 712139, West Bengal, India;
digitally controlled oscillator (DCO); digital phase lock loop (DPLL); split-loop DPLL; noise bandwidth; DCO with phase modulation; signal-to-noise ratio (SNR); BER; field programmable gate array (FPGA);
机译:锁频环架构,用于降低宽带低噪声微波振荡器的相位噪声
机译:使用多速率数字滤波器组设计宽带全数字锁相环
机译:基于模型预测控制的快速锁定低相位噪声全数字锁相环
机译:基于具有子类别分辨率的新型时间到数字转换器的低噪声,宽带数字锁相环
机译:基于亚皮秒分辨率的新型时间数字转换器的低噪声宽带数字锁相环。
机译:高速调频原子力显微镜的宽带低延迟锁相环电路设计的定量比较
机译:作为高斯噪声下pm解调器的时延数字Tanlock环的性能
机译:使用数字时间压缩器前面的扫描二阶锁相环快速检测宽带噪声中的谱线分量