机译:使用门控电阻器的模拟SEU硬化缩放CMOS SRAM单元设计
机译:使用存储单元中反馈延迟的统计分析对硬化的CMOS SRAM进行SEU表征
机译:基于SEU反转的SRAM单元的SEU强化布局设计
机译:基于SEU反转的SRAM单元的SEU强化布局设计
机译:SEU硬化CMOS存储单元的设计:HIT单元
机译:研究反馈电阻之间的串扰对SRAM单元的SEU抗扰性的影响。
机译:通过分解差分放大器实现具有密度可缩放的有源读出像素的4.8μVrms噪声CMOS微电极阵列
机译:纳米级CMOS技术的单一事件多次易易宽容的SRAM单元设计
机译:sEU(单事件翻转)表征硬化的CmOs 64K和256K sRam。