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机译:0.15μm完全耗尽的CMOS / SOI数字逻辑器件的SEU / SET抗扰度优化
CMOS logic circuits; integrated circuit design; optimisation; radiation hardening; radiation hardening (electronics); silicon-on-insulator; 1.5 micron; LET; OKI; SET immunity; SET-free inverters; SEU-immune latches; commercial process; fully depleted CMOS/SOI digital;
机译:设计硬度方法适用于0.15 / spl mu / m的全耗尽CMOS / SOI数字逻辑器件,具有增强的SEU / SET抗扰性
机译:0.25- / spl mu / m全耗尽CMOS / SOI技术中SEU的理论研究
机译:0.15- / splμ/ m RF CMOS技术与逻辑CMOS兼容,可实现低压操作
机译:在1.8V 0.15- / splμ/ m部分耗尽SOI硅化物CMOS技术中研究CMOS器件的ESD鲁棒性
机译:用于超低压应用的钨栅完全耗尽SOI CMOS器件和电路的研究。
机译:CMOS逻辑器件中的Via Plug多级互连的工艺优化
机译:CMOS逻辑器件中通过插头多级互连的过程优化
机译:sEU免疫CmOs逻辑系列的缺陷敏感性分析