multilevel metallization; logic device; RF etching;
机译:具有多层互连架构的基于TFT的伪CMOS逻辑阵列的设计方法和优化算法
机译:允许内部电容和片上互连的CMOS逻辑优化的工程方法
机译:0.15μm完全耗尽的CMOS / SOI数字逻辑器件的SEU / SET抗扰度优化
机译:适用于0.6微米CMOS器件的高度可靠的多级互连工艺
机译:毫米波片上无线网络:面向未来的多核处理器的CMOS兼容互连基础结构。
机译:接触塞沉积条件对多级CMOS逻辑互连器件中结漏电流和接触电阻的影响
机译:CMOS逻辑器件中通过插头多级互连的过程优化