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机译:利用优化的悬栅单电子晶体管设计新逻辑架构
Quantum Nanoelectronics Research Center, Tokyo Institute of Technology, Tokyo, Japan;
1-D and 3-D modeling; cantilever switch; movable gate; nanoelectromechanical system (NEMS); single-electron transistor (SET);
机译:单电子晶体管与传统Mos器件混合架构的逻辑电路在室温下的设计与仿真
机译:使用铁电单电子晶体管的可重构低功耗BDD逻辑架构
机译:基于FPGA的算术逻辑单元架构中设计方案的资源利用优化。
机译:由悬浮栅单电子晶体管实现的可重构逻辑门
机译:双门单电子晶体管:逻辑架构的建模,设计和评估。
机译:具有有机和无机混合钝化层的化学组装单电子晶体管上的三输入门逻辑电路
机译:利用优化悬挂门单电子晶体管的新逻辑架构设计
机译:微电流晶体管逻辑电路的静态和动态性能。第二部分。微功率逻辑电路设计