机译:50纳米以下的隐通道型DRAM单元晶体管中的界面陷阱的空间分布
Process Development Team, Samsung Electronics Company, Ltd., Yongin , South Korea;
Cell transistor; MOSFET; charge pumping (CP); interface traps; recessed-channel array transistor (RCAT);
机译:具有三端栅极控制二极管的低于50 nm凹沟道型DRAM单元晶体管的漏电流机制
机译:通过使用倾斜离子注入(TIS-Fin)来控制低于50nm DRAM的氧化物刻蚀速率的鞍鳍单元晶体管
机译:通过使用倾斜离子注入(TIS-Fin)来控制低于50nm DRAM的氧化物刻蚀速率的鞍鳍单元晶体管
机译:基于噪声和电流漂移测量的金属-绝缘体-InP晶体管中界面陷阱的频率,能量和空间分辨特性
机译:硅/二氧化硅界面陷阱处的电子-空穴复合以及薄氧化物MOS晶体管中的隧穿的理论和实验。
机译:电荷捕获在MOS2-SiO2接口上的影响对MOS2场效应晶体管的亚阈值摆动的稳定性
机译:双栅场效应晶体管中嵌入的双极性聚合物半导体中介电界面相关的空间电荷分布