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机译:低功耗数字延迟锁定环(DLL)的审查
机译:占空比失真容忍的半延迟线低功耗快速锁定全数字延迟锁定环路
机译:使用具有50-PE分辨率的全数字嵌套延迟锁定环路和LIDAR传感器的高吞吐量的低功耗多通道时间 - 数字转换器
机译:具有循环半延迟线架构的大范围,低功耗,全数字延迟锁定环路
机译:时间数字转换中的乘法延迟锁定环(MDLL)
机译:用于混合信号延迟锁定环(DLL)和时钟电路的单事件瞬态建模和缓解技术。
机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
机译:CmOs延迟锁定环(DLL),用于将时钟偏差降至500ps以下
机译:低功耗肖特基TTL高速数字锁相环集成电路的设计