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Clock Gated Single-Edge-Triggered Flip-Flop Design with Improved Power for Low Data Activity Applications

机译：具有低功耗的时钟门控单边沿触发触发器设计，具有更高的功耗

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来源
《International Journal on Electrical Engineering and Informatics》 |2014年第3期|共页
作者
Imran Ahmed Khan; Mirza Tariq Beg;
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正文语种
中图分类电工技术;
关键词

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1. Individual flip-flops with gated clocks for low power datapaths [J] . Lang T., Musoll E., Cortadella J. IEEE Transactions on Circuits and Systems. II, Express Briefs . 1997,第6期

机译：带有门控时钟的独立触发器，可实现低功耗数据路径
2. Individual flip-flops with gated clocks for low power datapaths [J] . Lang T., Musoll E. IEEE Transactions on Circuits and Systems. II . 1997,第6期

机译：带有门控时钟的独立触发器，可实现低功耗数据路径
3. Design of Low-Power Structural FIR Filter Using Data-Driven Clock Gating and Multibit Flip-Flops [J] . Lamjed Touil, Abdelaziz Hamdi, Ismail Gassoumi, Research Letters in Signal Processing . 2020,第3期

机译：使用数据驱动时钟门控和多点触发器设计低功耗结构FIR滤波器
4. A clock gated flip-flop for low power applications in 90 nm CMOS [C] . Shaker Mohamed O, Bayoumi Magdy A 2011 IEEE International Symposium on Circuits and Systems . 2011

机译：时钟门控触发器，用于90 nm CMOS中的低功耗应用
5. A novel double edge-triggered pulse-clocked TSPC D flip-flop for high-performance and low-power VLSI design applications. [D] . Pontikakis, Bill. 2003

机译：一种新颖的双边沿触发脉冲时钟TSPC D触发器，适用于高性能和低功耗VLSI设计应用。
6. Always-On Sub-Microwatt Spiking Neural Network Based on Spike-Driven Clock- and Power-Gating for an Ultra-Low-Power Intelligent Device [O] . Pavan Kumar Chundi, Dewei Wang, Sung Justin Kim, 2021

机译：基于超低功耗智能设备的尖峰驱动时钟和功率的始终如一的亚微型尖峰神经网络
7. Effect of clock gating in conditional pulse enhancement flip-flop for low power applications [O] . Kuruvilla John, Vinod Kumar R. S., Kumar S. S. 2019

机译：时钟门控在条件脉冲增强触发器中的效果低功耗应用

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