机译:改进的低功耗和高速展位倍增器的设计
Univ Engn & Technol Taxila Dept Elect Engn Taxila Pakistan;
Univ Engn & Technol Taxila Dept Elect Engn Taxila Pakistan;
Booth multiplier; Parallel architecture; Prefix adders; Two's complement methods; Low-power and delay circuits;
机译:高速节能型可变延迟推测展位乘法器(VLSBM)的设计与实现
机译:高速Booth编码并行乘法器设计
机译:有限域GF(2〜m)中通用位串行乘法器的低功耗和高速设计
机译:采用改良的进位超前加法器的SPST型展台乘法器的高速低功耗VLSI架构
机译:使用碳纳米管技术的高速低功耗模2(n)+1乘法器设计。
机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
机译:高速展位编码并行乘法器设计