机译:统一累加器架构:可配置,便携式和可扩展的浮点累加器
Univ Florida, Dept Elect & Comp Engn, Gainesville, FL 32611 USA;
Univ Florida, Dept Elect & Comp Engn, Gainesville, FL 32611 USA;
Design; Algorithms; Performance; FPGA; floating-point accumulation; reduction circuits;
机译:具有条件归一化的6.2-GFlops浮点乘法累加器
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机译:硅差异影响铜蓄积和非蓄积物种中铜的毒性响应
机译:基于Simulink模型的具有HDL编码器兼容性的浮点管道累加器设计,用于FPGA实现
机译:使用具有各种深度学习架构的移动窗口累加器进行人脸检测和识别
机译:基于模型的设计浮点累加器。研究案例:支持向量机内核功能的FPGA实现
机译:基于模型的设计浮点蓄能器。研究案例:FPGA实现支持向量机核心功能
机译:基于相位累加器的多通道高精度数字pWm架构;会议文件