16*16位Wallace乘法器测试激励文件设计

摘要

课题首先要深入分析和掌握Wallace加法树的基本原理，Wallace树是对部分积规约，减小乘法器关键路径时延的一种算法。设计的思想是为了加快乘法器的运行速度并减少芯片面积开销，采用阵列累加原理实现乘法运算。本课题设计采用加法器阵列结构来完成部分积相加的，相加的研究和应用方法有多种，本课题基于Wallace加法树结构，并在Wallace加法树算法的基础上进行基于Wallace加法树的16位乘法器的Verilog设计与实现。功能验证通过后，采用Synopsys公司EDA综合工具Design Compiler进行设计综合。在此过程中，首先要对工具应用进行综合脚本文件的编写。然后采用脚本文件对RTL代码进行设计综合，得到门级网表与电路实现。