低电压高速CMOS全差分运算放大器设计

摘要

设计了一种低压高速CMOS全差分运算放大器.该运放采用了折叠式共源共栅放大结构,连续时间共模反馈电路以及低压宽摆幅偏置电路,以实现在高稳定性下的高增益带宽、大输出摆幅.在Cadence环境下,基于TSMC 0.25μmCMOS标准工艺模型,对电路进行了spectre仿真.在2.5 V电源电压下,驱动1 pF负载时,开环增益71.6 dB,单位增益带宽501 MHz,功耗4.3 mW.