并行BCH伴随式计算电路的优化

摘要

随着通信系统的速率越来越高,对BCH译码器吞吐最的要求也不断提高.由于BCH码是串行的处理数据,在吞吐量人的应用时一般需要并行处理,但这会导致电路的复杂度显著增加.本文主要研究并行伴随式计算电路的优化.通过合并输入端的常量乘法器,得到改进的并行伴随式结构.该结构克服了传统方法只能对局部的乘法器进行优化的缺点,可以对全部乘法器进行优化,从而有效的减少逻辑资源.实验结果表明,对于并行度为64的BCH(2040,1952)译码器,本文的优化结构町以节省67%的逻辑资源,而且在并行度、纠错能力和码长变化时,仍然可以获得较好的优化结果.