基于FPGA的NoC中容错路由器设计与仿真

摘要

片上网络(NoC)作为复杂片上系统的有效解决方案,已经成为研究的热点.片上网络的性能很大程度取决于构建网络的路由器结构.由于路由器内部结构存在不稳定性,提出了一种基于容错的路由器硬件结构设计.本方案通过在路由器内部添加旁路,并采用可重构的动态XY-YX路由算法,从而达到保证NoC有效通信的目的.采用Verilog语言在QuartusⅡ环境下完成了所有模块设计,不仅进行了充分的仿真验证及面积综合,还使用Altera的FPGA实现了该设计,实验结果表明该设计能够很好地满足片内通信的需要,最后通过时延上的比较,表明通过硬件设计实现的容错路由器性能更好.