高速浮点乘法器设计

吴金; 应征

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设计了一种符合IEEE-754标准的32bits高速CMOS浮点乘法器.该乘法器采用MBA算法和基于4:2 compressor的树型结构完成Carry Save形式的部分积压缩,再由高速Carry Select加法器求得乘积.电路设计采用了新型的高速加法运算单元.乘法器采用0.35(m制程,内含19,197个晶体管.3.3V工作电压下(室温),乘法器延迟时间为3.807ns,功耗为107mW@100MHz.

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来源
《电路与系统学报》 |2005年第6期|6-11|共6页
作者
吴金; 应征;
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作者单位

东南大学,无锡分校,江苏,南京,210096;

东南大学,微电中心,江苏,南京,210096;

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原文格式 PDF
正文语种 chi
中图分类大规模集成电路、超大规模集成电路;
关键词
乘法器; Modified booth algorithm; 4:2 Compressor; round; full adder;

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