基于FPGA的十进制浮点乘法器设计

摘要

一种基于FPGA的十进制浮点乘法器设计。它采用了DPD(Densely-packed decimal)编码、新型BCD编码、Signed-Digit radix-5和Decimal 32：2CSA等先进、快速的算法，利用VerilogHDL硬件描述语言编程实现，能够在FPGA开发平台上进行符合IEEE 754-2008新标准的64位十进制浮点数的乘法运算。它有效解决了目前硬件平台上二进制/十进制运算中存在的转换精度问题和软件实现十进制浮点乘法运算的时间问题，其消耗硬件资源少，运算速度快，结构简单，并且根据FPGA的性能和特点，本系统可进行多次开发，可进一步向符合IEEE754-2008标准规范的十进制浮点数运算单元DFU(Decimal Floating-point Unit)开发设计。它主要用于银行金融、图像处理和医疗等行业。