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陆宇光;
常州工学院计算机信息工程学院;
江苏常州;
硬件描述语言; VHDL; 数字电路设计; 数据选择器;
机译:使用VHDL语言描述的以CPLD结构实现的顺序系统的逻辑综合
机译:VHDL语言在复杂联系网络研究中的应用
机译:通过线程分解对多速率FIR滤波器进行优化的FPGA实现此技术用于设计自动化和数字电路设计中。
机译:基于原理图和VHDL语言的多路复用器的设计与实现
机译:使用阈值逻辑门的节能数字电路设计。
机译:将实现的基因组关系矩阵应用于开放粉饰白云杉家族测试以区分添加剂与非添加剂遗传效应的实现
机译:VHDL语言中加密算法的实现
机译:基于sDR应用的maTLaB和simulink中Gps相关器结构的开发和实现:标准Gps相关器结构的实现(基线)mIT Quicksynch稀疏算法的实现并行循环相关器结构的开发和实现。
机译:减少或消除不利的时序约束的自动数字电路设计工具对固有时钟信号偏斜的影响及其应用
机译:自动数字电路设计工具,该工具可减少或消除由于固有时钟信号偏斜而引起的不利时序约束及其应用
机译:自动化数字电路设计工具,其减少或消除了由于固有的时钟信号偏差而产生的不利时序约束,及其应用
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