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杨秀增; 蒋志年;
广西民族师范学院物理与信息技术系;
广西;
崇左;
532200;
全数字锁相环; FPGA; IP核; 嵌入式逻辑分析仪;
机译:基于电荷泵锁相环类比的全数字锁相环设计程序
机译:基于FPGA的线性全数字锁相环
机译:基于FPGA的全数字锁相环(ADPLL)的设计和仿真
机译:低抖动,宽锁定范围全数字锁相环和延迟锁相环的研究和设计。
机译:基于FPGA的高精度时差信息提取方法及其硬件电路的实现
机译:基于FPGA的线性全数字锁相环在信号处理中的设计与实现。
机译:多速率数字滤波器组在宽带全数字锁相环设计中的应用
机译:IP核,包含IP核和IP核设计程序的体系结构(Google翻译的机器翻译,不具有法律约束力)
机译:通过组合基于fpgas的数字加速器和基于对象的界面来设计通用高性能计算机应用程序的方法
机译:FPGA设计辅助系统,FPGA设计辅助方法和FPGA设计辅助程序
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