一种基于FPGA的卷积神经网络IP核设计

摘要

本发明公开了一种基于FPGA的卷积神经网络IP核设计，基于HLS开发工具对卷积神经网络进行IP核封装，该卷积神经网络IP核包括数据输入，IP核卷积神经网络计算，分类数据输出。本发明提供的IP核从CNN的计算过程以及FPGA的硬件结构出发，采用HLS开发工具在HLS上对卷积神经网络进行IP核编写以及优化，在Vivado上将IP核进行硬件整合与实现。实验结果表明，本发明能在FPGA上实现卷积神经网络的计算，并且运算时间为30.065ms。