一种基于中小型FPGA的卷积神经网络加速设计

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摘要

第一章绪论

1．1研究背景及意义

1．2国内外研究现状

1．3本文的主要工作

1．4本文的结构

2．1深度学习

2．2卷积神经网络

2．2．1卷积层

2．2．2池化层

2．2．3激活函数

2．2．4全连接层

2．3两种典型的卷积神经网络

2．3．1 LeNet-5卷积神经网络

2．3．2 AlexNet卷积神经网络

2．4中小型FPGA

2．4．1 Zedboard

2．4．2基于Zedboard的开发流程

2．4．3基于Vivado HLS设计流程

2．4．4软硬件任务划分分析

2．4．5卷积层的并行性分析

2．5本章小结

第三章基于FPGA硬件加速的具体设计

3．1卷积神经网络的预处理

3．1．1卷积神经网络的剪枝

3．1．2卷积神经网络的BWN量化

3．1．3剪枝与BWN量化的结合

3．2整体运算框架设计

3．3具体模块设计

3．3．1输入模块设计

3．3．2卷积计算单元的设计

3．3．3池化计算单元的设计

3．3．4激活函数设计

3．3．5输出缓冲的设计

3．3．6整体控制模块的设计

3．4本章小结

第四章加速设计性能测试和对比

4．1实验环境配置

4．2实验结果及分析

4．2．1FPGA资源消耗的分析

4．2．2Zedboard板上测试与对比分析

4．2．3与其他加速方案的简单对比

4．3本章小结

5．1总结

5．2展望

参考文献

致谢

攻读硕士学位期间参加科研项目与发表论文情况