43位浮点流水线乘法器的设计

摘要

提出一种浮点流水线乘法器IP芯核.该乘法器采用改进的三阶Booth算法减少部分积数目,提出了一种压缩器混用的Wallace树结构压缩阵列,并对关键路径中的5-2压缩器、4-2压缩器和64位CLA加法器进行了优化设计,有效降低了乘法器的延时和面积.经FPGA仿真验证表明,该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15.4%.