基于全状态伪随机序列的BIST设计

摘要

全状态伪随机序列发生器(ASPRG)是在FSR的基础上,通过修改其反馈函数而得到,其最大的优点就是利用了移位寄存器的全部状态,序列最大长度为2n.本文首先推导得到4位和8位ASPRG的反馈网络函数,在此基础上应用ASPRG进行内建自测试(Build In Self Test)设计并优化电路结构,ASPRG既作为测试信号发生器,而它的另一种工作模式则作为特征分析使用.这样不仅简化了BIST设计,同时降低了功耗,具有较高的现实意义.