内建自测试

摘要： 本文针对FPGA内部的可编程逻辑资源测试问题,阐述了基于扫描链的FPGA内部逻辑单元的内建自测试方法.研究了该方法在构建过程中应注意的事项,以及故障定位方法等,能够实现FPGA内部的逻辑资源遍历测试,具有简单易行、高效、低成本的优点.

摘要： 可编程逻辑门阵列(FPGA)技术迅速发展,广泛应用于各种电子系统中,与此同时,对FPGA测试的需求也日益增多.针对FPGA的测试方法和特性进行综述研究,给出了测试对象FPGA的分类,根据FPGA的类型特点说明其测试重点,并着重介绍了目前应用最广泛的基于静态随机存取存储器(SRAM)型FPGA的内部资源结构.重点针对SRAM型FPGA,对相应的现有测试方法进行了分类与特性分析.最后对测试技术的发展方向进行了展望.

摘要： 内建自测试是一种可测性设计方法,需要用到测试向量生成器TPG完成测试生成,为了提高测试故障覆盖率,文中利用Tanner Pro软件设计了一种基于本原多项式的伪随机测试向量生成模块,可以产生最大长度的伪随机向量.本文利用S-edit完成四阶的原理图设计,利用L-edit完成版图设计,通过T-spice软件进行仿真,并对仿真结果进行分析,仿真结果说明,四阶伪随机测试向量生成模块所产生的伪随机测试向量循环长度为15,向量循环顺序由触发器的初始状态决定.

摘要： 结合舰载环境下计算机处理任务的需求,通过开展基于远程统一接口架构及高密度集成设计技术研究,形成一套基于国产核心软硬件的远程统一接口架构及高密度集成设计技术,对计算机系统健康管理系统进行设计、实现和测试验证.在Linux平台下开发计算机系统健康管理系统,进行系统功能需求分析、模块详细设计、系统功能实现和测试验证.实验结果表明,该系统具有故障诊断、故障预测和数据记录仪解析等功能,具有功能可配置、性能可伸缩、资源可重构的特点,促进计算机种类减少,有效缩短军用加固计算机的设计、生产、制造时间,节约开发成本,提高装备制造能力.

摘要： 针对一款256 kbit的低电压8T SRAM芯片进行测试电路设计,电路主要包括DFT电路和内建自测试电路两部分,前者针对稳定性故障有着良好的覆盖率,后者在传统March C+算法基础上,提出了一种March-Like算法,该算法能够实现更高的故障覆盖率.仿真结果表明,DFT电路能够减小稳定性故障的最小可检测电阻,提高了稳定性故障的测试灵敏度;March-Like算法可以检测到低电压SRAM阵列中的写破坏耦合故障、读破坏耦合故障和写干扰故障.

摘要： 集成电路制造流程极其复杂,包括设计、制造、封装、测试、可靠性等,每个环节都极易引入缺陷,因此每一件半导体产品在交付客户之前都必须经过极为严苛的测试过程,以排除任何可能的缺陷.大量的测试需求使得测试成本越来越高.寻求一种测试方法既能保证芯片质量和可靠性,又能有效控制测试成本,是当前降低测试成本面临的主要挑战.从测试经济学、集成电路产业链发展对测试成本的影响以及可测性设计技术三个方面,介绍了测试成本的挑战和应对措施.

摘要： 为解决HSC32K1芯片传统测试的不足,基于March C+算法的内建自测试(Built In Self Test,BIST)方法,并利用perl语言调用MbistArchitect工具自动产生MarchC+算法,生成时间只需要3.5s,相比手动编写算法代码几十分钟甚至几小时来说缩短了测试时间,提高了测试效率.仿真结果表明,提出的测试方法,可以有效地达到测试效果.该方法可以推广到对其他芯片进行测试,适用性强.

摘要： A test generation method with broadcast for built-in self-test (BIST) is proposed to solve problems of power consumption,hardware overhead and large test data volume in chip testing.The hardware implementation and test scheme of the method are given.Multiple singleinput change (MSIC) sequences are generated by an XOR network that combines a linear feedback shift register (LFSR) structure with a Johnson counter.Then,the broadcast circuit expands the MSIC sequences to broadcast-based multiple single input change (BMSIC) test patterns that are able to fill more scan chains,so that the hardware overhead of the test pattern generation circuit is reduced.Simulation results with ISCAS'89 benchmarks and a comparison with the MSIC test pattern generation circuit shows that the proposed BMSIC test method reduces the circuit hardware overhead about 50％ with ensuring of low power consumption and high fault coverage.%针对半导体器件特征尺寸小、集成电路集成度和复杂度高导致的芯片测试功耗高、面积开销和测试数据量大等问题,提出了一种带广播结构的低功耗低成本内建自测试的测试图形生成方法,给出了硬件实现方式和测试方案.首先,该方法通过一个异或网络将线性反馈移位寄存器(LFSR)结构和Johnson计数器相结合,产生具有多维单输入跳变(MSIC)特性的测试向量;然后,通过复用测试生成结构,广播电路将测试向量扩展为能够填充更多扫描链的基于广播的多维单输入跳变(BMSIC)测试图形,从而减小了测试图形生成电路的面积开销;最后,以ISCAS'89系列中较大的5款电路为对象实验,结果表明,与MSIC测试生成电路相比,BMSIC测试图形生成方法可在确保低功耗高故障覆盖率基础上,减小50％左右的电路面积开销.

摘要： Reconfigurable digital circuit based on test-per-clock was studied .BIST did not load test vectors and test equip-ment test response by ATE , through built-in excitation circui try and response analysis circuit .The bandwidth requirements of ATE was reduced largely .The current circuit was highly integrated , while the overall test observability and controllability were not satisfactory , and test results were not good , so the large-scale digital circuit test was divided by the number of clock reconfig-urable BIST design to reduce circuit test vectors , thereby reducing test power .By reconfigurable modules BIST simulation and fault simulation and verification , the feasibility of the design was verified .%研究了基于时钟的数字电路可重构内建自测试(BIST)设计.BIST不通过ATE设备加载测试矢量和检测测试响应,通过内置激励电路和响应分析电路来实现.在很大程度上降低了对ATE带宽的要求.当前电路集成度高,整体测试时可观察性和可控制性不理想,测试效果不佳,因此将大规模数字电路进行划分测试,通过基于时钟的可重构BIST设计,减少电路的测试矢量数,进而减小测试功耗.通过对可重构BIST各模块进行仿真和故障模拟验证,验证了设计的可行性.

摘要： 随着现场可编程门阵列(FPGA)技术的发展，FPGA中存储器模块(Memory-Block)的数量及规模迅速增长，研究高效的存储器模块内建自测试(BlST)技术，具有重要的现实意义。针对FPGA中存储器模块的可配置性，提出了一种通用的测试模式最小化方案。通过研究存储器模块不同模式的实现机理，确定各模式下故障检测的包容关系，从而排除对相应故障进行重复测试的配置，实现配置数的最小化，并根据存储器模块中存在的简单故障，链接故障及双端口故障选择必要的算法，利用FPGA自身的硬件资源，构建BIST架构完成测试。采用Verilog硬件描述语言，对建议的BIST架构进行了设计并使用Modelsim进行仿真。实验结果表明，建议方案有效减少了BIST配置数，从而降低了存储器模块的整体测试时间，与现有方案相比，其故障覆盖率更高，并具有更好的通用性。

摘要： 本文针对系统芯片上RF电路测试接口不足以及测试时间过长等问题，提出了一种可编程CMOS衰减器，并将其应用在基于Loopback结构的内建自测试电路中。通过软件对可编程CMOS衰减器和包含Loopback 测试电路的RF系统进行仿真，分析这种方法的可行性。实验结果表明，基于Loopback结构的内建自测试（BIST）电路可以正确的测量出系统故障。这种BIST方法可以应用在生产测试中，减少测试时间降低测试成本。

摘要： 存储器内建自测试(MBIST)技术是目前芯片嵌入式存储器测试的最通用方法．本文介绍了基于自编RTL和基于SynopsysRambist EDA技术的两种片上SRAM BIST电路方法．

摘要： 为了实现可重构系统的可测性设计，提出了内建自测试设计的测试响应分析的简化混淆模型。在充分考虑电路特性的基础上，对重构电路进行了可测性设计，并详细分析了内建自测试时的混淆规避方法。从简化线性压缩混淆模型的思路出发，提出了测试响应压缩混淆概率的马尔可夫简化模型。在详细分析可重构系统的测试混淆产生条件和混淆概率模型的基础上，结合可重构系统特点，约简了精确混淆模型，得到了混淆概率和测试序列长度的准确关系。最后，通过仿真和试验，验证了该简化模型在可重构系统可测性设计中的有效性。

摘要： 系统级封装(SiP)是一种先进封装和系统集成技术,是未来电子产品小型化和多功能化的重要技术手段之一.由于国内SiP模块厂家设计、生产水平不一,导致其可测试性和测试覆盖率无法保障.本文介绍了边界扫描测试和内建自测试这两种业界发展比较成熟的可测性设计手段,详细描述如何在集成电路测试系统上实现SiP模块数字模块的测试.

摘要： 介绍了一款采用0.25um CMOS工艺实现的、用于高速串行数据收发器的内建自测试(BIST)电路。该电路主要由伪随机二进制序列(PRBS)产生电路和误码率测试(BERT)电路组成。其中PRBS产生电路由一种改进的线性反馈移位寄存器(LFSR)实现，能快速生成10位并行的伪随机信号;BERT也路采用了容错机制，能有效检测电路的误码率。

摘要： 提出了一种新的测试数据压缩／解压缩的方案:位差游程编码。传统的游程编码是使用短的代码字来代换长的代码字,以此来达到降低代码字,而本文在传统的游程编码基础上,进一步考虑了代码字之间的相关性和相邻游程间的位差关系,利用位差来减少游程长度,以提高压缩率:设定若前一游程长度和后一游程长度相同,那么整个后一游程长度仅用两位来表示；若后一游程长度大于前一游程长度,那么整个后一游程长度用前一游程长度和后一游程长度的差来表示。实验数据很好地验证了方案的可行性和有效性。

摘要： 提出了一种新的测试数据压缩／解压缩的方案:位差游程编码。传统的游程编码是使用短的代码字来代换长的代码字,以此来达到降低代码字,而本文在传统的游程编码基础上,进一步考虑了代码字之间的相关性和相邻游程间的位差关系,利用位差来减少游程长度,以提高压缩率:设定若前一游程长度和后一游程长度相同,那么整个后一游程长度仅用两位来表示；若后一游程长度大于前一游程长度,那么整个后一游程长度用前一游程长度和后一游程长度的差来表示。实验数据很好地验证了方案的可行性和有效性。

摘要： 提出了一种新的测试数据压缩／解压缩的方案:位差游程编码。传统的游程编码是使用短的代码字来代换长的代码字,以此来达到降低代码字,而本文在传统的游程编码基础上,进一步考虑了代码字之间的相关性和相邻游程间的位差关系,利用位差来减少游程长度,以提高压缩率:设定若前一游程长度和后一游程长度相同,那么整个后一游程长度仅用两位来表示；若后一游程长度大于前一游程长度,那么整个后一游程长度用前一游程长度和后一游程长度的差来表示。实验数据很好地验证了方案的可行性和有效性。

摘要： 提出了一种新的测试数据压缩／解压缩的方案:位差游程编码。传统的游程编码是使用短的代码字来代换长的代码字,以此来达到降低代码字,而本文在传统的游程编码基础上,进一步考虑了代码字之间的相关性和相邻游程间的位差关系,利用位差来减少游程长度,以提高压缩率:设定若前一游程长度和后一游程长度相同,那么整个后一游程长度仅用两位来表示；若后一游程长度大于前一游程长度,那么整个后一游程长度用前一游程长度和后一游程长度的差来表示。实验数据很好地验证了方案的可行性和有效性。

摘要： 一种被配置来执行存储器中的参考位的测试的存储器测试电路。在读取操作中，将数据位列的输出与一个或多个参考位列进行比较。存储器测试电路包括：测试控制器；以及关联调整电路，所述关联调整电路由测试控制器可配置以在读取操作中将另一个或多个参考位列或一个或多个数据位列与数据位列相关联。测试控制器可基于来自两个不同关联的结果来确定原始的一个或多个参考位列是否有缺陷。

摘要： 本发明提供一种平行板电容型MEMS加速度计内建自测试电路，以及一种自测试方法，对平行板电容加速度计提供电激励，将电容传感模块输出的信号进行放大，模数转换和数字处理，根据不同条件下的自测试供电电压V1和V2以及电容传感模块的输出响应Vc分析其灵敏度S，从而实现对平行板电容型MEMS加速度计的工艺缺陷进行诊断并且对电容加速度计的灵敏度S进行内建自测试。优化了外部环境和寄生电容对输出信号的影响，提高测试的标准化程度、降低对复杂测试仪器的依赖度，从而有效降低其测试与产品成本。

摘要： 本发明为片上网络资源节点存储器的内建自测试结构和自测试方法，本内建自测试结构包括建立于FPGA芯片的BIST控制器，还有嵌于相应路由器的资源网络接口和BIST接口、测试图形生成器和测试响应分析器。BIST控制器经外设接口和外部测试设备连接。本方法为：外部测试设备向BIST控制器发送指令启动测试程序；BIST控制器按照March？C+测试算法程序向各测试模块发送使能信号和状态选择信号，在每个测试状态下对SRAM各地址进行读写操作，发现故障立即停止。测试结果发送给外部测试设备。本发明测试时间减少一半，复用NoC的路由网络作为测试数据路径，数据传输可靠安全，芯片面积开销小；故障覆盖率较高。

摘要： 本发明涉及使用背景内建自测试的零测试时间存储器。本公开涉及一种结构，包括存储器，其被配置为在读取端口处执行至少一个功能读取操作的同时，能够在读取/写入端口处进行零测试时间内建自测试(BIST)。

摘要： 本申请实施例公开了一种存储器内建自测试电路和对存储器的测试方法，用于降低修改MBIST电路支持的测试算法的开发成本。本申请存储器内建自测试MBIST电路可以包括：算法生成模块，用于按照目标测试指令根据背景数据、预存的测试元素模块和目标测试算法的各个测试元素的构造规则，依次构造各个测试元素；算法执行模块，用于对待测的存储器依次执行各个测试元素。

摘要： 本发明提供一种平行板电容型MEMS加速度计内建自测试电路，以及一种自测试方法，对平行板电容加速度计提供电激励，将电容传感模块输出的信号进行放大，模数转换和数字处理，根据不同条件下的自测试供电电压V1和V2以及电容传感模块的输出响应Vc分析其灵敏度S，从而实现对平行板电容型MEMS加速度计的工艺缺陷进行诊断并且对电容加速度计的灵敏度S进行内建自测试。优化了外部环境和寄生电容对输出信号的影响，提高测试的标准化程度、降低对复杂测试仪器的依赖度，从而有效降低其测试与产品成本。

摘要： 本发明为片上网络资源节点存储器的内建自测试结构和自测试方法，本内建自测试结构包括建立于FPGA芯片的BIST控制器，还有嵌于相应路由器的资源网络接口和BIST接口、测试图形生成器和测试响应分析器。BIST控制器经外设接口和外部测试设备连接。本方法为：外部测试设备向BIST控制器发送指令启动测试程序；BIST控制器按照March C+测试算法程序向各测试模块发送使能信号和状态选择信号，在每个测试状态下对SRAM各地址进行读写操作，发现故障立即停止。测试结果发送给外部测试设备。本发明测试时间减少一半，复用NoC的路由网络作为测试数据路径，数据传输可靠安全，芯片面积开销小；故障覆盖率较高。

摘要： 本发明涉及一种3D芯片TSV(硅穿孔)互连的内建自测试及内建自修复技术。具体是指在芯片设计阶段，插入相应的内建自测试及内建自修复电路，并设计冗余TSV通道。3D芯片上电复位后(Power-on Reset)，内建自测试电路即开始工作，对TSV进行分组测试，根据测试结果生成相应的TSV配置信息，然后调用内建自修复电路对TSV映射电路进行配置，同时开始下一组TSV的测试。当完成所有TSV的测试及配置后，电路既可进入正常工作。该技术能解决目前3D芯片中TSV互连测试的难题，并能通过冗余替换策略，提高3D芯片的成品率；且该技术减小了3D芯片测试对ATE设备的依赖，降低了3D芯片的测试成本；另外该技术独立于具体的芯片功能，因此能够普遍应用于基于TSV的3D芯片，具有较强的实用性。

摘要： 一种逻辑内建自测试的复位电路测试系统，包括，测试向量生成器、逻辑内建自测试控制器，以及测试响应分析器，其中，所述测试向量生成器，其生成复位测试向量和伪随机测试向量，接受所示逻辑内建自测试控制器的指令，将复位信号、时钟信号、扫描使能信号和扫描向量输出信号输出给待测电路；所述逻辑内建自测试控制器，其分别控制所述测试向量生成器的信号的输出和控制所述测试响应分析器对待测电路进行测试；所述测试响应分析器，其接受所述逻辑内建自测试控制器的指令，对待测电路进行测试。本发明还提供一种逻辑内建自测试的复位电路测试方法，利用较少逻辑，解决了传统逻辑内建自测试中复位信号无法高度覆盖的问题，提高故障覆盖率。

摘要： 本发明涉及一种实现可快速测试的存储器内建自测试系统，包括测试控制电路模块，接收外部的测试使能信号bist_en，用于控制测试电路的运转；测试向量选择电路模块用于根据测试向量选择信号pattern_sel选择一个或多个测试向量进行测试；测试向量产生电路模块用于产生测试向量；响应分析电路模块用于比较存储器中读取的数值与测试向量。本发明还涉及一种实现可快速测试的存储器内建自测试方法。采用了本发明的实现可快速测试的存储器内建自测试系统及其方法，对于其它存储器及算法同样适用，根据特定的存储器故障选择一个或多个不同的测试向量，不同的存储器故障可以选择不同的测试向量，适用于不同的存储器及算法。