纳米集成电路多种老化效应的协同缓解技术研究

摘要

随着集成电路技术的飞速发展，其工艺尺寸也越来越小，使得电路的集成度与功能得到大幅度的提高，然而这也给电路可靠性带来更大挑战。作为影响电路可靠性的一个重要因素，电路老化，研究者们一直对其保持着高度关注。目前关于老化的研究主要包含老化效应模型研究与老化效应的优化两个方面，并且集中于硅基MOS管与集成电路中。当集成电路工艺尺寸缩小到45nm及以下时，为了缓解越来越严重的漏电流现象，高k材料开始引进。高k材料的引进使PBTI效应对晶体管的影响得到研究者的高度关注，并且和其他老化效应的联合优化是目前所欠缺的。本文主要是研究随着高k栅介质晶体管的使用，关于多种电路老化效应的联合优化问题。
　　当CMOS器件的特征尺寸减小到45nm以下时，高k栅介质材料的引入使得发生在NMOS管上的正偏置温度不稳定性效应和热载流子注入效应变得越来越显著。这两种老化效应会引起晶体管阈值电压上升，电路发生时序违规，功能失效。本文考虑了晶体管堆叠效应对串联晶体管的信号占空比和开关概率的影响，提出了一种更精确的PBTI和HCI效应的老化模型，并引入综合考虑信号占空比和开关概率的W衡量值，根据W值的大小对输入信号重排序，来减小PBTI和HCI效应引起的电路老化。实验结果表明，与HSPICE仿真结果相比，原有模型的平均误差为3.9％，而本文所提模型的平均误差能减小到1.4％，利用W值排序法进行晶体管输入信号重排序，逻辑门的寿命平均可以提高11.7％。
　　在高k材料晶体管中，PBTI效应越来显著，以前只优化NBTI效应而忽略PBTI效应是不完善的。本文通过分析这两种老化效应与单元门晶体管结构的关系，可以得知，对于与非门，PBTI效应产生的老化约为NBTI效应的1.27倍，而对于或非门，NBTI效应产生的老化约为PBTI效应的2.19倍，即NBTI与PBTI效应对与非门和或非门的老化影响结果相反。由此，本文使用晶体管输入信号重排序方法对这两种老化效应进行联合优化。实验结果表明，将NBTI和PBTI效应综合考虑，会使电路寿命平均提高10.8％，最高可以提高17.3％。

目录

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致谢

摘要

第一章 绪论

1．1 研究背景与意义

1．2 集成电路老化效应

1．2．1 BTI效应

1．2．2 HCI效应

1．2．3 TDDB效应

1．2．4 EM效应

1．3 国内外电路老化研究现状

1．3．1 对一种老化效应的建模和优化

1．3．2 对多种老化效应的联合建模和协同优化

1．4 论文的主要工作和内容安排

第二章 电路老化效应模型与MOS器件的耦合效应研究

2．1 老化效应的模型研究

2．1．1 BTI效应模型

2．1．2 HCI效应模型

2．1．3 TDDB效应模型

2．2 MOS器件的耦合效应

2．2．1 高温条件下NBTI增强的HCI效应

2．2．2 衬底热载流子耦合的TDDB效应

2．3 Hspice仿真工具

2．3．1 HSPICE仿真的基本框架

2．3．2 MOSRA模型介绍

2．4 静态时序分析软件

2．5 本章小结

第三章 协同缓解PBTI和HCI老化效应的研究

3．1 研究动机

3．2 考虑晶体管堆叠效应的PBTI和HCI效应老化模型

3．2．1 PBTI和HCI效应老化模型

3．2．2 晶体管堆叠对老化效应的影响

3．2．3 PBTI和HCI效应的模型改进

3．3 输入信号重排序抗老化方案

3．3．1 输入信号重排序减小PBTI效应

3．3．2 输入信号重排序减小HCI效应

3．3．3 协同减小PBTI和HCI效应引起的老化

3．4 仿真结果与分析

3．4．1 模型的准确性验证

3．4．2 输入信号重排序抗老化结果

3．5 本章小结

第四章 NBTI和PBTI老化效应的联合优化研究

4．1 研究动机

4．2 BTI效应的模型分析及对单元门的影响

4．2．1 BTI模型

4．2．2 BTI效应对逻辑单元门的影响

4．2．3 BTI效应与晶体管堆叠效应的关系

4．3 利用晶体管重排技术对NBTI和PBTI效应的联合优化

4．4 仿真结果与分析

4．5 本章小结

第五章 结论与展望

5．1 研究工作总结

5．2 未来工作展望

参考文献

攻读硕士期间的学术活动及成果情况