高K介质栅纳米MOSFET特性及相关器件效应的研究

摘要

随着MOSFET器件尺寸的成比例缩小，栅氧化层的厚度也不断的减小，泄漏电流成为低功耗和便携用非易失性存储器及CMOS逻辑电路所面临的严峻问题。当栅的氧化层小于3nm，无论从栅氧化层的电学特性还是从其可靠性角度来看，都出现一些新现象。例如，多晶硅耗尽效应使得降落在栅极上的有效电压减小、量子效应更加明显、栅漏电明显增加，直接隧穿电流是栅漏电的主要成分。 针对以上问题，本论文采用理论分析、数值模拟和实验结果相结合的方法，对高K介质栅纳米MOSFET做了以下几方面的研究工作：(1)采用Fermi-Dirac统计分布和WKB隧穿模型，计算了纳米MOSFET的直接隧穿电流，分别对栅沟直接隧穿电流和边缘直接隧穿电流进行了模拟，做出了物理解释，并提出了减小边缘直接隧穿电流的方法一二次氧化栅-源、栅-漏交叠层和高K栅介质的方法(第二章)。(2)高K栅介质会引起边缘电场效应，为此本文第三章研究了高K纳米MOSFET的边缘电场效应，并从物理角度加以解释(第三章)。(3)研究了关态泄漏电流(Ioff)，对栅诱导的泄漏电流、亚阈区泄漏电流、带间隧穿电流及边缘直接隧穿电流进行了模拟计算且提出减小Ioff矿的方法(第四章)。(4)对Hf基栅介质中的HfO2材料特性和HfO2中的掺杂技术进行了较为系统的研究(第五章)。 通过以上几方面的研究，本论文取得了以下研究成果：(1)对n-MOSFET，在栅偏压高于平带电压但小于零伏(VFB

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第一章绪论

1.1 MOSFET器件发展历程

1.2 MOSFET器件的按比例缩小

1.2.1恒定电场按比例缩小

1.2.2恒定电压按比例缩小

1.2.3无显著特征按比例缩小

1.2.4按比例缩小的趋势

1.3 MOSFET器件面临的挑战

1.3.1器件尺寸缩小对工艺技术的挑战

1.3.2器件尺寸缩小的物理限制

1.3.3目前的解决方案及不足

1.4本论文的研究内容及意义

第二章高K纳米MOSFET的边缘直接隧穿电流

2.1引言

2.2 MOSFET的直接隧穿电流

2.2.1 MOSFET的直接隧穿电流的计算模型

2.2.2 MOSFET的直接隧穿电流特性

2.3 MOSFET边缘直接隧穿电流的较小

2.4 小结

第三章高K纳米MOSFET的边缘电场效应

3.1引言

3.2边缘电场的物理机制

3.3理论分析及模拟

3.4小结

第四章高K纳米MOSFET关态泄漏电流的研究

4.1引言

4.1影响关态泄漏电流的主要电流机制

4.3目前减小关态泄漏电流的方法

4.3.1高介电常数栅介质及相应的对K值的要求

4.3.2纵向沟道工程减小泄漏电流

4.4小结

第五章主要结论及展望

5.1主要结论

5.2应用于下一代MOSFET的高K栅介质材料

5.2.1引言

5.2.2高介电栅材料的选择标准

5.3.3对HfO2材料及掺杂技术的研究

5.4.4国内外研发现状和差距及展望

参考文献

致谢