用于CCD信号处理器的低抖动快速锁定可编程多相位时钟电路

摘要

时钟产生电路主要有锁相环(Phase Locked Loop,PLL)和延迟锁定回路(Delay Locked Loop,DLL)两种结构,由于DLL结构更加简单、稳定性更好、噪声更小,目前越来越多的研究人员倾向于使用DLL结构代替PLL结构实现同样的电路功能。本文采用DLL结构设计一款片内多相位时钟电路,该多相位时钟电路的作用是为12bit80MHz CCD信号处理器提供精准可调的时序信号。
　　针对传统DLL结构在锁定过程中可能出现无法锁定的情况,本文在设计多相位时钟电路时,加入了启动电路结构,只要压控延迟线的初始延迟小于一个参考时钟周期,电路就不会陷入无法锁定。
　　为加快DLL的锁定时间,本文在正常的锁定过程之前加入粗调过程,粗调过程中,电荷泵的充放电电流被提高为正常工作时的两倍,加快锁定速度。当DLL接近锁定时,结束粗调,转入正常锁定过程,电荷泵充放电电流回到原来大小,鉴相器继续检测输出信号与输入信号的相位差,直到DLL完成锁定。
　　为降低DLL系统的时钟抖动,本文分析了延迟单元热噪声与抖动的关系,设计了一种具有低抖动特性的延迟单元电路结构。为实现可编程功能,在DLL电路之后加入边沿组合电路,通过改变边沿选择寄存器中的数值,就能改变输出时钟信号的相位,从而为CCD信号处理器提供相位可调的时序信号。
　　电路采用SMIC0.18μm3.3V1P6M混合信号CMOS工艺设计,版图面积为900μm×350μm。采用Cade nce Spectre软件进行仿真,在TT工艺角,3.3V电源电压,27℃条件下仿真得到,当输入时钟频率为80MHz时,DLL的锁定时间为5.23μs,相邻两相信号之间的间隔满足260ps±5ps,测得周期抖动(JC)的峰峰值为1.09ps,方均根值为182fs,较好地满足电路设计的要求。

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第一章 绪论

1. 1 研究背景

1. 2 多相位时钟电路的研究现状与趋势

1. 3 论文的结构

第二章 CC D和D LL基础理论

2.1 CCD基础理论

2. 2 DLL系统分析

2. 3 DLL重要模块介绍

2. 4 延迟单元噪声与时钟抖动的分析

2. 5 本章小结

第三章 多相位时钟整体电路设计

3. 1 多相位时钟整体电路结构

3. 2 DLL核电路设计

3. 3 边沿组合电路

3. 4 本章小结

第四章 整体电路性能仿真和版图实现

4. 1 整体电路性能仿真

4. 2 版图实现

4. 3 本章小结

第五章 总结与展望

致谢

参考文献