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第一章绪论
§1.1引言
§1.2深亚微米工艺下集成电路布图设计的新特点
§1.3时钟网布线问题
§1.4时钟网布线算法综述
1.4.1时钟网拓扑生成
1.4.2时钟实体布线
1.4.3时钟互连线优化技术
1.4.4其它的时钟网布线和设计方法
1.4.5主存在的问题
§1.5主要研究内容与论文组织
第二章时钟网分级布线方法
§2.1时钟网的分级设计
§2.2一种分级时钟网布线设计框架
第三章时钟布线的拓扑生成和实体嵌入
§3.1引言
§3.2时钟布线问题描述
§3.3互连线延迟模型及延迟估计
§3.4时钟子树的零偏差合并
§3.5合并段(域)的生成
§3.6有障碍情况下的合并段构造
§3.7算法描述
3.7.1时种江点的划分
3.7.2局部时钟树拓扑生成和实体嵌入
3.7.3路径弥补与拆线重布
3.7.4时钟布线的算法步骤
§3.8实验结果与分析
§3.9本章小结
第四章加载缓冲器的时钟树构造
§4.1引言
§4.2问题描述
4.2.1缓冲器延迟模型
4.2.3加载缓冲器的零偏差子树合并
§4.3加载缓冲器的时钟树构造
4.3.1缓冲器插入和布局
4.3.2缓冲器尺寸优化
4.3.3缓冲器尺寸与时钟树可靠性设计
4.3.4缓冲器插入与时钟树低功耗设计
§4.4实验与结果分析
§4.5本章小结
第五章时钟网变线宽优化算法
§5.1引言
§5.2延迟模型对电路参数的敏感度
§5. 3有关变线宽问题的一些定义和性质
§5.4基于敏感度方法的时钟树延迟优化
§5.5面积优化
5.5.1面积优化的布线目标
5.5.2面积优化问题的解决策略
5.5.3近似规划描述
5.5.4利用近似规划求解面积优化问题
§5.5时钟偏差优化
§5.6加载缓冲器的时钟树变线宽优化
§5.7延迟模型的推广
§5.8实验结果和分析
§5.9本章小结
第六章结论与展望
§6.1论文的主要工作
§6.2进一步的研究工作和设想
致谢
参考文献
