大规模集成电路时钟网络布图布线算法研究

摘要

当前集成电路产业向深亚微米工艺不断推进，正力图突破32nm大关。现有EDA工具难以应付复杂度呈指数增长的诸多VLSI设计难题，也缺乏对深亚微米工艺下一系列新问题的考虑。另一方面，在计算智能领域，各种优化技术日新月异，为解决非NP和NP复杂度的大规模、超大规模问题展示了广阔的前景。随着VLSI的工艺向超深亚微米的推进，物理设计中的布线问题，由于问题规模的急剧增大，都迫切需要更有效的优化算法解决方案。 在本文中，我们采用解决不同条件下实际问题的两种模型,即非均匀网格和无网格的两种模型，使问题的复杂度大大下降。然后介绍了一种改进的蚁群算法。接下来把该算法用于解决两端以及多端线网绕障碍的布线问题,同时进行实验仿真以及在此基础上分析的结果。在VLSI布线过程中，时钟网络的布线非常重要，在同步数字系统中，作为数据流传输的时间参考，时钟信号控制着同步单元的操作。由于它关系到系统正确性和工作频率，在时钟信号的特性和时钟网络设计方面都展开了许多研究。与普通控制信号相比，时钟信号有着一些特殊性质: 无论是作为控制信号还是作为数据信号，时钟信号都有很大的扇出负载，驱动着成千上万的同步单元;时钟线网布线长度长，从时钟源点出发到时钟接收端点可能要跨越整个芯片;工作频率在整个系统中最高。因此，时钟信号要求传递准确、波形转换迅速，同时也要求时钟网络具有抗干扰的鲁棒性、较大的灵活性和较小的功耗。 因此，本文中，提出一种基于蚁群算法的时钟网络布线算法，极大地减小了时钟网络布线的时钟延时和时钟偏差。