配線遅延とクロックスキューを利用したフロアプラン指向FPGA高位合成手法

摘要

FPGAでは近年プロセスの微細化が進み，配線遅延とクロックスキューが回路の動作周波数を著しく悪くする恐れがある．従って，近年注目されているFPGA向けフロアプラン指向高位合成では高位合成段階で配線遅延とクロックスキューを考慮することが小遅延な回路を設計するために重要である．本稿では，FPGAの配線遅延とクロックスキューを考慮しクリティカルパスを最適化するフロアプラン指向高位合成手法を提案する．提案手法は，レジスタ分散型アーキテクチャの1つであるHDRアーキテクチャを用いて，高位合成段階でモジュールの配置を行う．フロアプラン情報より高位合成段階でFPGAでのモジュール間の配線遅延とクロックスキューを見積もる．さらに，これらを含めて各パスの遅延を見積もり，クリティカルパスを特定する．データパスを形成するスケジューリング／FUバインディングとモジュール配置を決定するフロアプランにおいてクリティカルパスの最適化を図りレイテンシーの向上を目指す．提案手法は，従来手法に比べてレイテンシーを最大24%削減した．