32位高速高性能浮点阵列乘法器的设计

摘要

该论文主要讨论了40位/32位高速高性能浮点数/整数阵列乘法器的设计研究工作,它主要应用于数字信号处理器(DSP)芯片中.文章从DSP芯片的数据格式和浮点运算入手,具体说明乘法器中允许的数据格式.同时依据芯片对乘法器的性能要求,从两个方面考虑了乘法器的设计;一是补码浮点乘法算法的研究,二是乘法器关键电路的设计.在乘法器总体设计、逻辑设计以及电路设计实现的基础上,用全定制设计方法,并依据上华公司制定的0.6umCMOS工艺的设计规则完成了版图设计.在版图设计完成之后,先利用软件对乘法器的版图进行寄生参数提取,然后利用STAR-SIM软件进行后仿真.在0~70℃温度,电源电压4.5V的仿真条件下,乘法器的工作频率超过60MHz,功耗电流为28mA.仿真结果表明,乘法器完全能够满足DSP芯片的全部性能指标要求.

目录

文摘

英文文摘

第一章前言

1.1.数字信号处理系统的研究状况

1.2.DSP芯片的结构与功能概述

1.3.乘法器的研究背景及相关内容

1.4.本论文的研究内容

第二章DSP芯片与乘法器的关系

2.1.时序关系

2.2.数据格式

2.2.1 DSP芯片的数据格式

2.2.2乘法器的数据格式

2.3.浮点运算

2.3.1.IEEE浮点数格式

2.3.2.DSP芯片中的浮点数格式

2.3.3.IEEE浮点格式与DSP芯片浮点格式的转换

2.3.4.浮点乘法

第三章算法的选取

3.1.移位加算法

3.2.Pezaris算法和Baugh-Wooley算法

3.2.1. Pezaris算法

3.2.2.Baugh-Wooley算法

3.3.改进型Booth算法

3.3.1.传统型Booth算法

3.3.2.改进型Booth算法

第四章乘法器的设计

4.1.乘法器总体设计考虑

4.2.乘法器的逻辑设计

4.2.1.操作数的选通

4.2.2.符号位扩展和隐含位显现

4.2.3.加法器的逻辑设计

4.2.4.尾数乘法阵列的实现

4.2.5.尾数结果的形成

4.2.6.阶码相加的逻辑设计

4.2.7.运算结果的判定

4.3.乘法器的电路设计

4.3.1.静态电路和动态电路

4.3.2.传输门电路和CPL电路

4.3.3.改进型Booth编码器电路设计

4.3.4.部分积产生电路的设计

4.3.5.保留进位加法器的电路设计

4.3.6.曼彻斯特进位和旁路进位相结合的加法器

4.4.乘法器的总体功能仿真和验证

4.5.乘法器的可测性设计

4.5.1.可测性设计研究的意义及内容

4.5.2.常用的制造测试技术

4.5.3.乘法器的可测试设计策略

第五章乘法器的版图设计

5.1.全定制(Full Custom)设计

5.2.乘法器的版图设计

5.2.1.建立版图设计平台

5.2.2.版图规划

5.2.3.单元电路的版图设计

5.3.版图验证

第六章结束语

参考文献

附录

附录1：乘法器的整体框图

附录2：DSP芯片掩模版的生成

攻读学位期间公开发表的文章

致谢