铜互连工艺缺陷模式及其对集成电路良率的影响

摘要

本论文首先简单介绍实现铜互连的双镶嵌工艺(Dual Damascene)。因为铜互连采用镶嵌工艺,与传统铝互连工艺完全不同,所以铜互连工艺的缺陷模式也完全不同,其对良率的影响也就有所区别。而本论文对良率的概念也会作一些简要介绍,需要强调的是本论文所提到的良率是指晶圆良率(Wafer Yield):就是在一片晶圆上,完成所有工艺步骤之后,测试完好芯片的数量与整片晶圆上的有效芯片的比值。在晶圆工艺中,晶圆良率下降与杀手缺陷密度呈指数依赖关系。在铜互连工艺中,如果将各类缺陷简单分类,其实就是芯片的物理结构上造成金属线间短路、开路、空洞以及通孔断路。这些物理结构上的缺陷会造成芯片工作时I/O端口开路,短路、电源漏电、功能失效。在自动测试设备(ATE)测试时,能够分辨出是直流参数,交流参数还是功能的失效,只要其中任何一项不符合要求,芯片就会被自动测试设备(ATE)判为失效(FAIL)。在晶圆厂或者无晶圆公司中,一般由良率工程师或产品工程师对测试数据做良率分析。本文主要通过三种途径对良率做分析:晶圆图分析;存储器内建自测试和比特图;IDDQ分析和OBIRCH;然后进一步作失效分析(FA),从而找到电气失效模型和缺陷模型的对应关系。关于铜互连工艺缺陷的研究已经比较广泛和深入,由于专业的限制,研究铜互连工艺缺陷如何对良率产生影响的问题很少见,特别是系统性的缺陷,会对良率产生重大的影响。本论文所要介绍的正是铜互连工艺中几个重大系统性缺陷是如何造成芯片电气失效而影响良率的,当对系统性缺陷改善之后,对良率产生了显著的改善。