准循环LDPC码的编译码器设计及FPGA实现

摘要

准循环低密度校验码(Quasi-Cyslic Low-Density Parity-Check Codes，QC-LDPC)是LDPC码的一个子类。QC-LDPC码在编码和译码时，具备了其它类型的LDPC码不具有的很多优点，例如准循环LDPC码通过调整相应的参数快速的构造大量的不同码率且性能较为合适的校验矩阵，而且可以采用移位寄存器的方式进行编码，大大降低了编码复杂度，译码也很简单。目前准循环LDPC码已经成为CCSDS深空通信的备选方案之一。 本文作者结合国家自然科学基金重点项目，采用理论分析和硬件平台仿真相结合的方法，针对CCSDS标准对准循环LDPC码的编码和译码进行了研究和实现。主要完成的工作有以下几个方面： 系统地介绍了LDPC码的编译码原理；重点分析了LDPC码归一化最小和译码算法的消息迭代更新公式以及准循环LDPC码编码实现方法。 在分析归一化最小和译码特点的基础上，根据准循环LDPC校验矩阵的特点，提出了准循环LDPC码译码器的FPGA实现方法，并给出了主要的硬件设计、门级仿真和硬件平台实测结果。 对准循环LDPC码的编码方案进行硬件资源与吞吐量方面的对比权衡，给出了适用于FPGA硬件实现的编码算法，并给出了硬件实现的主要结构设计和编码吞吐量。 硬件平台实测结果表明，本文设计的准循环LDPC码的FPGA编译码器各个工作指标满足深空通信的指标要求，可以应用于深空通信应用环境中。

目录

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第一章 绪论

1.1数字通信与信道编码

1.2 LDPC码的发展与应用

1.2.1 LDPC码的发展历史与现状

1.2.2 LDPC码的应用

1.3本文研究背景和目的

1.4行文内容和安排

第二章 LDPC码及其译码算法

2.1因子图和LDPC码的概念

2.2 QC-LDPC的概念和基本特点

2.3和积译码算法

2.4最小和译码算法

2.4.1标准最小和译码算法

2.4.2归一化最小和译码算法

2.4.3带偏移量的最小和译码算法

2.5不同译码算法性能比较

2.6归一化最小和算法量化方案

2.7本章小结

第三章 QC-LDPC码译码器的FPGA设计与实现

3.1 FPGA实现译码的QC-LDPC码码型选择

3.2译码器整体结构设计

3.2.1 QC-LDPC码译码器的总体结构

3.2.2 QC-LDPC译码器的整体控制部分

3.3译码器分块单元设计

3.3.1信道初始似然值缓冲单元的设计

3.3.2变量节点处理单元的设计

3.3.3校验节点处理单元的设计

3.3.4判决结果输出缓冲单元的设计

3.3.5存储器安排与寻址方式设计

3.4验证结果与性能分析

3.5本章小结

第四章 QC-LDPC码编码器的FPGA设计与实现

4.1 QC-LDPC码的编码方法

4.1.1传统编码算法

4.1.2基于RU算法的编码算法

4.1.3 QC-LDPC码的编码算法

4.2 FPGA实现编码的QC-LDPC码码型选择

4.3 QC-LDPC码编码器主要单元的设计

4.3.1QC-LDPC码编码器的总体结构

4.3.2移位寄存加反馈的QC-LDPC单编码器

4.3.3 QC-LDPC码单编码器的级联

4.4验证结果与性能分析

4.5本章小结

第五章结束语

致 谢

参考文献

研究成果