基于BIST的FPGA内部延时故障测试方法的研究与应用

摘要

在可编程逻辑器件高速发展的今天，FPGA成为集成电路设计不可缺少的重要芯片，由于其可重构性，可重复利用性及实现集成电路设计的高效性。同传统的ASIC的芯片设计开发相比，FPGA大大缩短芯片从设计到成型的时间。且基于SRAM的动态可重构FPGA是可以被重复性使用，芯片设计可在FPGA中可以重复进行，直至芯片功能成功为止。这种特性大大降低了由于流片失败带来的损失，也缩短了芯片产品由设计到投放市场的时间。因此，FPGA已成为最受欢迎的可编程逻辑器件之一。
　　 随着FPGA器件的应用越来越广泛，FPGA的测试技术也得到了重视和研究。基于FPGA可重复编程的特性，应用独立的测试需要设计很多个测试编程和测试向量来完成FPGA的测试工作，为了确保芯片在任何情况下都可靠工作。因此，对FPGA芯片的故障测试和故障诊断方法进行全面的研究具有很重要意义。随着FPGA芯片规模的迅速发展，FPGA的结构也越来越复杂，使大量的故障不能使用传统方法进行测试，FPGA开发者把目光投向了可测性设计(DFT)。可测性设计的提出为解决大规模集成电路测试问题开辟了全新而有效的途径，内建自测试方法是其中一个重要的技术，也是本文重点应用的测试技术。
　　 本文正是针对以上问题，以Xilinx公司的Virtex系列FPGA为主要的研究对象，在详细研究FPGA内部结构的基础上，重点探讨了BIST原理、测试压缩和应用，描述了已经成熟运用的延时测试的方法和硬件电路，分析目前流行的FPGA时延故障的测试方法的特点。设计了基于BIST的FPGA时延故障测试电路的硬件电路模块，并给出了各级仿真结果以及FPGA延时测试尚待解决的一些问题。
　　 本研究成果为国内自主研发FPGA器件提供了有力保障，具有重大科研与理论价值。

目录

文摘

英文文摘

第一章 绪论

1.1 可编程逻辑器件的发展

1.2 国内外FPGA测试研究现状

1.3 课题提出的背景及意义

1.4 本文的主要工作

第二章 动态可重构FPGA结构的研究

2.1 动态可重构FPGA的定义

2.2 动态可重构FPGA功能结构

2.3 动态可重构FPGA互连结构

2.4 动态可重构FPGA器件分类

2.5 本章小结

第三章 大规模集成电路相关测试技术的研究

3.1 集成电路测试的基本概念

3.2 集成电路测试的分类

3.3 可测性设计

3.3.1 内部扫描设计

3.3.2 边界扫描设计

3.3.3 内建自测试技术

3.4 本章小结

第四章 时延故障及时延测试

4.1 时延测试问题

4.2 时延故障模型

4.3 几种延时测试方法

4.3.1 慢时钟组合测试

4.3.2 增强扫描测试

4.3.2 正常扫描测试

4.3 时延测试中的实际考虑

4.4 本章小结

第五章 基于BIST的FPGA时延故障测试方法

5.1 时延故障BIST测试

5.1.1 时延故障BIST测试思想

5.1.2 时延故障BIST测试电路

5.1.3 测试电路的扩展应用

5.1.4 测试电路的综合及后仿

5.2 时延故障测试板级调试

5.2.1 实验方法

5.2.2 实验结果

5.2.3 实验条件及注意事项

5.2.4 实验改进方向

5.3 本章小结

第六章 结束语

致谢

参考文献

研究成果