JPEG2000位平面解码器VLSI结构设计

摘要

随着计算机技术、通信技术、网络技术等技术快速发展，数字图像被广泛应用于通信、互联网、医疗、电子商务、遥感卫星、军事、法律等各个领域，导致数据量呈指数级增长。巨大的数据量对图像的处理、存储和传输造成极大压力，因此图像压缩技术在数字图像应用中具有重要作用。
　　JPEG2000是一种性能优越的图像压缩标准，具有码率可控、压缩倍数高、适合网络传输等优点，对自然图像、合成图像、卫星图像、医学图像等各类图像均具有良好的适用性。目前国内已有西安电子科技大学图像传输与处理研究所研制的高性能JPEG2000编码芯片“雅芯二号”用于航天领域，但是 JPEG2000解码系统的高速硬件实现仍有待突破。其主要原因是复杂的解码算法使JPEG2000难以满足实时性处理要求，尤其是JPEG2000中的位平面解码部分的算法复杂度高、开发周期长、处理时延大，造成JPEG2000高速硬件解码系统实现困难。因此，深入研究JPEG2000位平面解码器硬件实现具有重要意义。
　　在结合JPEG2000算法标准和FPGA硬件平台特点的基础上，本研究的总体目标是在 Xilinx公司的VC707开发板上实现 JPEG2000解码系统，达到入口速率是100Mbps。本文研究的主要内容有以下两部分：
　　(1)本文设计了采取列扫描、列跳过方案的3×4的寄存器扫描窗口，并对一列样本点的上下文采取预计算的方法，给出了寄存器窗口、上下文生成及更新、四种编码原语的VLSI结构，同时给出了三个通道的状态跳转图，并采用高级综合HLS(High-level Synthesis)实现位平面解码部分。对比传统手写代码的开发方式，HLS具有开发速度快、方案调整灵活的优点，因而整个位平面解码器采用HLS实现。
　　(2)本文深入分析JPEG2000解码系统各部分处理速度，制定了高效存储调度方案并完成DDR(Double Data Rate SDRAM)控制器的设计。
　　本文的工作重点是JPEG2000解码系统中位平面解码部分以及DDR存储调度部分的研究和实现。采用HLS完成了位平面解码器设计，解决了传统手写Verilog/VHDL代码开发周期长、开发流程复杂的问题，并且能通过 HLS约束形成各种结构适用于不同速度、不同资源需求的应用场景。在 VC707开发板上实现后，位平面解码器出口速率最高达98.1Mbps，资源占用在3％以内，比标准算法串行解码的结构平均吞吐率提高5倍，资源占用减少一半以上。结合高效的DDR存储调度方案，可对入口速率为100Mbps、压缩倍数为2倍和4倍的码流进行处理，能满足一般的实时处理要求。

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第一章 绪论

1.1引言

1.2课题背景

1.3国内外研究现状

1.4本文研究内容与创新

第二章 JPEG2000位平面解码算法概述

2.1图像压缩标准简介

2.2 JPEG2000解码算法框架

2.3 BPD位平面解码算法研究

2.4本章小结

第三章 JPEG2000位平面解码器设计与实现

3.1系统总体结构

3.2高级综合工具

3.3 BPD位平面解码器设计

3.4 BPD位平面解码器的HLS实现

3.5系统存储调度方案设计

3.6本章小结

第四章 实验结果及性能分析

4.1.1 处理速度对比

4.1.2 资源对比

第五章 总结与展望

5.1研究总结

5.2下一步展望

参考文献

致谢

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