高性能冗余二进制乘法器的研究与设计

摘要

乘法器作为各类芯片中必不可少的运算逻辑元件经常被用在高速数字信号处理器芯片、微处理器芯片和各类滤波器芯片中，且往往处在各类微处理器的关键路径上，乘法器性能的好坏对整个芯片系统有着比较大的影响。
　　论文重点分析了冗余二进制基-4 Booth编码（Redundant Binary radix-4 Booth encoding，RBBE-2）乘法器和冗余二进制基-16 Booth编码（Redundant Binary radix-16 Booth encoding，RBBE-4）乘法器的原理和结构，并对RBBE-2和RBBE-4乘法器进行详细讨论，最终确定了采用改进的RBBE-4设计高性能权2字长（2n）乘法器。与一般二进制（normal binary，NB）乘法器相类似，RB乘法器包括三个关键模块：RB部分积产生模块、RB部分积压缩模块和RB-NB转换模块。RB乘法器是部分积以RB数形式进行压缩运算的乘法器，它的结构较普通的乘法器更加规整，互连更加简单，且压缩运算具有进位无关特性，可以有效地改善乘法器的性能。
　　RBBE-2被广泛用于RB部分积产生电路，可以使部分积的个数减少一半，但是每两行相邻的NB部分积构成一行RB部分积时，由于RB编码和Booth编码产生一行纠错字，对于2n位RB乘法器,其压缩树增加一级压缩。基-16 Booth编码可以减少RB部分积的个数，但是相应生成的难倍数会带来硬件上的较大代价。RBBE-4编码利用2个被乘数的权2倍数的差来获得难倍数，可以消除纠错字并解决难倍数问题。论文提出了新的基-16 RB Booth编码电路用于RB部分积产生模块以减少了编码电路的复杂度和延时时间。在部分积压缩阶段以 RB数的形式对部分积进行压缩，其压缩比是4:2。最后，在RB-NB转换器模块，根据部分积先产生先求和的原则，提出了新的进位跳跃加法器和并行前缀/进位选择混合加法器构成64位RB-NB转换器。
　　论文完成了RB乘法器从整体结构到各个模块的设计、可综合的代码编写、仿真综合等一系列工作。采用Verilog HDL完成所有设计，VCS进行功能验证，在Nangate45nm CMOS标准工艺库下，用Design Compiler进行综合得出8×8位，16×16位，32×32位和64×64位RB乘法器的相关实验数据。当采用冗余二进制加法器树且RB-NB转换器采用基于KS结构的并行前缀/进位选择混合加法器时，建议的RBBE-4乘法器较目前最好的RBBE-4乘法器速度平均提升了10.65％，面积平均减少了7.93%。

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第一章 绪论

1.1课题的研究意义

1.2课题的研究发展状况

1.3本文的主要研究工作，贡献和组织结构

第二章 二进制乘法器和冗余二进制乘法器的原理

2.1二进制数据格式

2.2普通二进制乘法器

2.3冗余二进制乘法器

2.4本章小结

第三章 Booth算法研究

3.1 Booth 算法

3.2基-4 Booth算法及其编解码电路

3.3冗余二进制Booth算法和部分积产生电路

3.4本章小结

第四章 压缩树和压缩器的研究

4.1二进制部分积压缩树和压缩器构成单元

4.2 4:2 冗余二进制压缩树和压缩器

4.3本章小结

第五章 RB-NB转换器的研究

5.1加法器结构

5.2加法器的并行前缀结构

5.3 RB-NB转换器与加法器的映射关系

5.4本章小结

第六章 冗余二进制乘法器的设计、验证、综合与实现

6.1冗余二进制基-16 Booth算法乘法器整体设计

6.2实现方式

6.3综合结果和数据比较分析

6.4本章小结

第七章 总结与展望

7.1全文总结

7.2工作展望

参考文献

致谢

在学期间的研究成果及发表的学术论文