多通道时间交叉ADC校准技术研究及实现

摘要

随着CMOS集成电路工艺的发展， MOS管工艺特征尺寸减小，ADC速度得到不断提高，但其电源电压降低，使得信号输入范围减小，为了保持相同的信噪比，必须降低电路的热噪声(KT/C)，增加电容C，这反过来也降低ADC的速度。为了突破工艺限制，提高ADC采样速率直接有效的方式是多个ADC并行工作，每个ADC在不同的相位采样输入信号，并在数字域重构ADC输出，即多通道时间交叉ADC(MTIADC)技术。如果每个通道ADC保持相同的参数特征(如失调、增益、采样时间、非线性等)，多通道时间交叉ADC提高采样率的同时保持单个ADC相同精度。但是，由于集成电路在制造过程中不可避免的产生元件不匹配使得ADC输出频谱出现镜像杂散信号和失调杂散信号，降低整个．ADC的动态性能，如信噪比(SNR)，无杂散动态范围(SFDR)等。增益失配和时钟失配使得ADC输出频谱出现镜像的杂散谱线，失调失配在ADC输出频谱产生失调杂散谱线。 论文首先对多通道时间交叉ADC建立线性和非线性失配模型，从理论上分析了多通道时间交叉ADC的失调失配、增益失配、时钟失配和非线性失配对ADC性能的影响，在此基础上研究多通道时间交叉ADC各种失配校准算法和校准方案，提出改进的全局采样时钟降低通道间时钟失配，采用最小平方算法(IMS)用于降低通道间失调失配、增益失配和非线性失配，并设计了相应的校准方案和校准电路。 为了验证上述校准算法和校准方案，采用中芯国际0.18μm 1P6M混合信号CMOS工艺完成了10位四通道720MHz采样率时间交叉ADC设计，每通道ADC为10位180MHz采样率流水线(pipelined)ADC。详细研究了单通道10位180MHz采样率ADC结构优化，以及高速高精度ADC中时钟电路、采样保持器、数模增益单元(MDAC)、运放放大器、比较器、基准电压及其输出驱动、高速I/O电路设计。最后对单通道10位180MHz采样率ADC和10位四通道720MHz采样率时间交叉ADC进行了流片验证，并给出了测试方案和测量结果。

目录

文摘

英文文摘

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第一章 绪论

1.1研究背景

1.2模数转换器性能指标

1.2.1 ADC静态参数

1.2.2 ADC动态参数

1.3多通道时间交叉ADC相关研究现状

1.4论文的主要工作

第二章 多通道时间交叉ADC通道间失配研究

2.1序

2.2多通道时间交叉ADC原理

2.3多通道时间交叉ADC失配模型

2.4多通道时间交叉ADC时钟失配理论分析

2.5多通道时间交叉ADC失调失配理论分析

2.6多通道时间交叉ADC增益失配理论分析

2.7多通道时间交叉ADC时钟、失调和增益综合失配理论分析

2.8多通道时间交叉ADC非线性失配理论分析

2.9小结

第三章 多通道时间交叉ADC通道间失配校准技术研究

3.1 序

3.2时钟失配校准研究

3.2.1全局的采样保持器

3.2.2全局的采样时钟

3.2.3时钟失配补偿

3.2.4改进的全局采样时钟

3.3失调失配校准研究

3.3.1随机斩波失调校准技术

3.3.2自适应失调校准技术

3.3.3离散傅立叶失调失配补偿技术

3.4增益失配校准研究

3.4.1自适应增益失配校准技术

3.4.2离散傅立叶增益失配补偿技术

3.5基于最佳平方逼近算法的失调失配和增益失配校准方案

3.6基于最佳平方逼近算法的非线性校准方案

3.7小结

第四章 10位180MHz采样率流水线ADC设计

4.1 10位180MHz pipelined ADC设计

4.1.1 pipelinedADC结构优化

4.2.1 10位180MHz采样率pipelined ADC电路设计

4.2 10位180MHz采样率pipelined ADC HSPICE模拟

4.3小结

第五章 四通道时间交叉流水线ADC设计

5.1序

5.2四通道时间交叉高速ADC原理

5.3校准信号产生电路

5.4全局采样网络

5.5四通道时间交叉pipelined ADC通道失配校准方案设计

5.5.1校准系数运算电路

5.5.2校准电路

5.5.3校准方案电路VCS模拟

5.6基准电压及输出驱动电路

5.7高速I/O设计

5.8四通道时间交叉ADC版图设计

5.9 10位720MHz采样率四通道时间交叉ADC模拟

5.10小结

第六章 高速ADC测试

6.1 10位180MHz采样率流水线ADC测试方案

6.2静态测试

6.2.1基准源测试

6.2.2失调误差和增益误差测试

6.3动态测试

6.4四通道时间交叉ADC测试

6.4.1校准信号测试

6.5 小结

总结和展望

致谢

参考文献

攻读博士期间发表的论文