3D叠层芯片封装技术的工艺开发

摘要

现代便携式电子产品对微电子封装提出了更高的要求，其对更轻、更薄、更小、高可靠性、低功耗的不断追求推动微电子封装朝着密度更高的三维封装方式发展，芯片叠层封装（stacked die package）是一种得到广泛应用的三维封装技术，叠层封装不但提高了封装密度，降低了封装成本，同时也减小了芯片之间的互连导线长度，从而提高了器件的运行速度，而且通过叠层封装还可以实现器件的多功能化。
　　 本文以LQFP64LD单层封装工艺平台为基础，开发3D叠层组装工艺流程和技术，前期将以SS250和SS160两块芯片的3D叠层组装为代表，采用Z方向的立体装片、键合连接2个芯片与金属引线框，通过塑料封装形成1.4mm厚的一个系统。本文重点分析了晶圆减薄、划片、装片、键合以及塑封工序在叠层封装中的特殊的工艺方法、潜在的失效模式以及解决方案。主要从150μm超薄晶圆减薄技术（防碎裂和防翘曲）：薄晶圆防崩裂划片技术：引线框架和环氧树脂参数优化；Z方向的金丝立体键合技术：键合点污染的清洗技术；通过DOE试验、JMP数据软件分析的键合参数优化：塑封的防冲丝、防止爆裂技术等方面着手进行了一系列的研究。最后通过MSL考核验证了3D叠层电路是否达到可靠性要求，最终确定了LQFP3D叠层封装的工艺流程。
　　 后期，将参考LQFP3D叠层封装工艺技术，将3D叠层技术推广到其它封装系列上。不仅为DIP、QFP、SOP等传统封装系列增加了技术含量，用传统封装系列实现了新的系统级封装；同时为BGA、CSP高端叠层封装工艺技术的开发提供一定的基础。