基于片上时钟的全速测试电路的设计

摘要

随着集成电路工艺特征尺寸的缩小，系统芯片复杂度及工作频率的提高，传统的可测性设计方案已不能满足量产测试需求，这在检测与时序相关的故障时显得尤为突出。全速测试是指芯片在实际工作频率下进行测试，是检测时延故障的有效手段。通过将全速测试与传统的测试方法相结合来完成整个系统芯片的可测试设计可以有效的降低芯片测试成本，同时保证测试质量。
　　通过对全速时延测试方法的研究，论文从全速测试高频时钟的提供和全速测试方法两方面进行电路设计。本文首先设计一种片上时钟控制器来配置不同测试模式所需的时钟，利用片上时钟来提供全速测试捕获阶段的高频时钟，避免对外部昂贵测试设备的需求，从而大大降低测试成本;同时，该电路可以提供一种可编程的捕获时钟脉冲，既可以产生多个连续脉冲，也可以产生不连续的脉冲，满足了多周期捕获和多周期路径的测试需求。然后，设计一种增强型扫描流水线电路来实现混合LOES-LOCATPG方法，电路中流水线使能信号由扫描链中的寄存器控制，根据测试图形中该寄存器的的值来灵活选择LOC（Launch-on-capture）或LOES(Launch-on-extra-shift)的ATPG方法，利用该电路可以在单次ATPG运行中实现混合LOES-LOC的测试图形生成，从而提高芯片的测试覆盖率，且不需要额外的引脚开销。
　　本文选择SEP0611芯片平台进行设计方案验证，该芯片基于TSMC65nm工艺，最高工作频率600MHz。实验数据表明:同Synopsys工具自动插入的片上时钟控制器电路相比，在获得相同测试覆盖率下，用本文的电路结构生成的测试图形数量减少约10％;通过使用增强型扫描流水线结构，相对于LOC方法，混合LOES-LOC方法在测试覆盖率上可以提高4.9％。

目录

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摘要

第一章 绪论

1．1 课题研究背景与意义

1．1．1 全速测试的挑战

1．1．2 全速测试实现方式

1．2 国内外研究现状

1．3 论文的主要研究内容和结构

第二章 全速时延测试概述

2．1 测试基础

2．1．1 可测性设计的基本过程

2．1．2 自动测试图形向量生成技术

2．2 故障模型

2．2．1 固定故障模型

2．2．2 时延故障模型

2．2．3 时延故障测试的挑战

2．3 全速时延测试方法

2．3．1 时延测试基础

2．3．2 基于扫描的全速测试原理

2．3．3 全速测试的常用方法

2．3．4 全速测试时钟

2．4 跳变故障覆盖率的提高

2．4．1 多脉冲捕获

2．4．2 多周期路径的测试

2．4．3 全速测试方法的改进

2．5 本章小结

第三章 基于片上时钟的全速测试电路设计方法

3．1 基于片上时钟的全速测试电路方案

3．1．1 基于片上时钟的全速测试整体框架

3．1．2 片上时钟控制器设计

3．2 ATPG方法应用设计

3．2．1 LOES方法设计

3．2．2 混合LOES-LOC方法设计

3．3 全速测试设计

3．3．1 全速测试设计流程

3．3．2 片上时钟控制器的映射

3．3．3 片上时钟控制器的识别

3．3．4 全速测试时序约束设计

3．3．5 测试协议的修改

3．3．6 混合LOES-LOC的ATPG设计

3．4 本章小结

第四章 SEP0611的全速测试结果分析

4．1 实验环境

4．1．1 EDA工具

4．1．2 SoC芯片的可测性设计流程

4．2 SEP0611芯片的可测性设计

4．2．1 SEP0611芯片介绍

4．2．2 SEP0611芯片可测性设计

4．3 测试生成结果与数据分析

4．3．1 三种ATPG仿真测试波形

4．3．2 测试图形生成结果

4．4 本章小结

第五章 总结与展望

5．1 总结

5．2 展望

致谢

参考文献

作者简介