3.125Gb/s低功耗时钟数据恢复电路的设计

摘要

随着通信技术的不断发展，串行通信已经逐步取代并行通信成为主流，SerDes技术在串行通信中得到了广泛的应用。时钟数据恢复电路是SerDes接收机中的重要组成单元，它的功能是从接收到的数据中提取出时钟信号，并利用该时钟对数据进行重定时，从而恢复出数据。时钟数据恢复电路的低功耗设计是各研究机构的一个重要研究内容之一。
　　本文采用TSMC0.18μm CMOS工艺设计了3.125Gb/s低功耗时钟数据恢复电路。本设计采用基于锁相环的结构，主要包括鉴相器、电荷泵、环路滤波器、压控振荡器等。为了降低功耗，采用半速率结构，降低压控振荡器的工作频率。同时，通过对传统鉴相器的结构进行改进，本次设计的鉴相器还能实现数据的1∶2分接功能，减小了后续电路的设计压力。鉴相器中的锁存器采用CMOS逻辑。电荷泵采用增益增强技术，降低充放电电流失配。压控振荡器采用三级环形结构，并且增加了粗调端，以保证其在各个工艺角下都可以满足要求。鉴相器采用线性结构，可以使压控振荡器控制电压上的波动较小，减小抖动。
　　本次设计的时钟数据恢复电路版图面积0.363×0.475mm2，电源电压1.8V，电路总功耗约为32mW。后仿真结果显示本次设计的时钟数据恢复电路能够实现时钟数据恢复的功能，同时还可以正确实现数据的1∶2分接。恢复出的时钟抖动为23.798ps，即0.037UI。两路数据抖动分别为23.828ps和23.953ps，都近似为0.037UI，满足设计要求。

目录

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摘要

第1章 绪论

1．1 课题背景与意义

1．2 国内外研究现状

1．3 研究内容与设计指标

1．4 论文组织

第2章 时钟数据恢复电路概述

2．1 时钟数据恢复电路的原理

2．2 时钟数据恢复电路结构的分类

2．3 时钟数据恢复电路性能的指标

2．3．1 眼图

2．3．2 抖动

2．4 本章小结

第3章 系统设计

3．1 电路的整体结构

3．1．1 开环结构

3．1．2 锁相环型结构

3．2 锁相环的数学模型

3．2．1 锁相环的线性化模型

3．2．2 锁相环的环路分析

3．3 逻辑电路

3．3．1 CMOS逻辑

3．3．2 CML逻辑

3．3．3 CML电路和CMOS电路的比较

3．4 本章小结

第4章 模块设计

4．1 鉴相器的设计

4．1．1 半速率非线性鉴相器

4．1．2 半速率线性鉴相器

4．1．3 鉴相器结构选择及系统结构确定

4．2 电荷泵和环路滤波器的设计

4．3 压控振荡器的设计

4．3．1 振荡器的工作原理

4．3．2 振荡器的结构

4．3．3 压控振荡器延迟单元的设计

4．4 本章小结

第5章 版图设计及后仿真

5．1 版图设计流程

5．2 版图设计的注意要素

5．3 系统版图设计和后仿真结果

5．4 本章小结

第6章 总结与展望

6．1 工作总结

6．2 工作展望

参考文献

致谢

攻读硕士学位期间发表的论文