快速自适应全数字锁相环的研究与设计

摘要

本文研究了一种快速自适应全数字锁相环路，一方面，该系统采用了基于自适应的比例积分控制策略，环路带宽可以随输入信号频率的大小进行自动调节，因而具有较大的锁相范围；另一方面，环路滤波器参数可以根据鉴相误差的大小进行快捕区、缓冲区和锁定区的切换，即环路带宽可以随鉴相误差的大小进行自动调节，有效的克服了环路捕捉速度和抗噪声性能之间的矛盾。环路参数的实现则采用了数字移位相加的设计方法，较之传统采用除法器的实现方法，大大的简化了电路结构。整个锁相环均由数字模块构成，克服了模拟锁相环所固有的压控振荡器非线性、鉴相不精确、器件易饱和以及高阶不稳定等缺陷，使系统本身又具有参数稳定、可靠性高和易于集成等特点。
　　在深入研究该锁相环理论模型和和实现结构的基础上，最终通过自顶向下的模块化设计技术对整个系统进行了电路设计，在 QuartusⅡ软件环境下进行了相关的综合仿真，并比较分析了该设计在不同环路控制参数作用下的各项性能，最后将设计程序下载到Altera公司的EP1C6Q240C8 FPGA器件予以硬件实现。系统仿真与实测结果表明：采用自适应控制与动态比例积分控制相结合的复合控制方式，可使环路带宽随输入信号频率和鉴相误差的变化进行实时调节。当系统时钟为60MHz时，环路调节时间约为8个输入信号周期，超调量为4.32％，跟踪锁定范围为40Hz-1MHz，系统各项性能和理论分析非常吻合。

目录

封面

声明

中文摘要

英文摘要

目录

第一章 绪论

1.1 课题的研究背景及意义

1.2 国内外研究现状

1.3 本文的主要工作和结构安排

第二章 模拟锁相环原理

2.1 模拟锁相环（PLL）的基本结构及工作原理

2.2 基于PI控制算法的模拟锁相环及性能分析

2.3 基于PI控制的模拟锁相环系统仿真分析

2.4 本章小结

第三章 基于PI控制的全数字锁相环基本结构及工作原理

3.1 数字鉴相器结构及工作原理

3.2 数字环路滤波器的结构及工作原理

3.3 数控振荡器的结构及工作原理

3.4基于PI控制的全数字锁相环基本结构及原理分析

3.5 本章小结

第四章 快速自适应锁相环路控制方式的研究

4.1快速自适应锁相环路的研究背景

4.2快速自适应锁相环路结构及数学模型

4.3快速自适应锁相环路性能分析

4.4快速自适应锁相环的系统仿真分析

4.5 本章小结

第五章 快速自适应全数字锁相环系统结构的研究与设计

5.1 快速自适应全数字锁相环路的结构框图

5.2 基于时序状态转移逻辑的数字鉴相器

5.3 快速自适应全数字锁相环的控制模块的电路结构

5.4 数控振荡器的工作原理及电路设计

5.5 快速自适应全数字锁相环的系统建模及参数设计

5.6 快速自适应全数字锁相环的硬件电路实现及仿真分析

5.7 本章小结

第六章 总结与展望

6.1研究工作总结

6.2 前景展望

参考文献

发表论文及参与科研情况说明

致谢