DCScan：一种低功耗的扫描测试结构

摘要

为保证电子产品的质量和可靠性，对集成电路进行测试必不可少。近几十年来，随着超大规模集成技术的迅猛发展，芯片的规模和集成度大幅度增加，对集成电路进行测试越来越难。传统的测试方法已经不能满足人们对系统可靠性的要求。要解决这些问题，迫切需要采用新的测试理论和技术。为此，人们提出了可测性设计(Design for Test，DFT)方法。全扫描设计是最重要、也是应用最广的DFT方法之一。但是，全扫描设计存在测试应用时间过长、测试数据量过大、测试功耗过高等缺陷。 目前，在针对扫描设计的研究中，有些专注于测试费用的降低，有些专注于测试功耗的降低。但至今仍没有一个比较完善的，既能保持较低的扫描测试费用，同时又能降低电路测试功耗的方法。事实上，为了降低测试费用，一般都需要增强电路工作的并行性，这会使得电路内部跳变更加频繁，电路测试功耗居高不下。所以，使两者同时降低是很困难的。 利用电路中扫描单元间的相容关系，本文提出了一种低功耗的扫描测试结构-DCScan结构。在此结构中，彼此相容的扫描单元被置于同一扫描分段中。由于相容扫描单元的测试数据相同，测试数据扫描沿相容扫描分段移入CUT的过程中不会产生跳变。因而，电路的测试功耗大大降低。在此基础上，我们在一般的DCScan中引入异或和异或非相容的概念，构成一个扩展扫描结构。实验结果表明，相比一般的DCScan结构，扩展结构不但测试费用有所降低，功耗也同时降低。而且，与同样利用了异或和异或非相容性质的扩展相容性扫描树结构相比，在保持扫描测试应用时间都比较低的基础上，扩展DCScan结构的测试功耗更低。 由于DCScan结构建立在扫描单元之间的相容关系上，没有考虑布线因素，DCScan结构中的布线长度可能过长。过长的布线长度意味着额外的硬件开销，且容易引起时延或者布线拥塞等问题。为了降低DCScan结构的布线长度，我们提出了两种方法。一是通过对扫描单元进行重排序，使得同一个扫描分段中的布线长度最短。另一种方法则是在扫描结构构造过程中即考虑布线因素，对布线长度进行限制，防止过长布线的出现。实验结果表明，这两种方法，特别是第二种，都取得了很好的效果。

目录

文摘

英文文摘

论文说明：图表目录

声明

第1章绪论

1.1IC测试技术发展概况

1.2扫描测试发展概况

1.2.1测试数据压缩技术

1.2.2降低测试应用时间的技术

1.2.3测试功耗降低技术

1.3本文研究目的与意义

1.4本文主要工作

1.5本文组织结构

第2章全扫描测试的理论基础

2.1引言

2.2电路测试中的基本概念

2.2.1故障

2.2.2故障模型

2.2.3故障模拟

2.2.4故障等价与故障精简

2.2.5测试生成

2.2.6响应分析

2.3扫描设计

2.3.1 DFT方法

2.3.2全扫描测试

2.3.3全扫描测试费用

2.4低功耗测试下降低测试费用的尝试

2.5布线基础知识

2.6小结

第3章DCScan：一种新的低功耗扫描测试结构

3.1 相容性与扫描树

3.2　DCScan结构

3.2.1 DCScan结构描述

3.2.2 DCScan结构构造过程

3.2.3DCScan结构分析

3.3扩展DCScan结构

3.4实验与分析

3.4.1实验过程

3.4.2实验结果及分析

3.5减少硬件开销

3.6小结

第四章DCScan结构中的布线优化

4.1布线长度计算方法

4.2扫描单元重排序技术

4.2.1旅行商问题

4.2.2便宜算法描述

4.2.3扫描单元重排序应用及结果

4.3加限制的布线优化算法

4.3.1加限制的布线优化算法

4.3.2加限制的布线优化算法应用与结果

4.4小结

结束语

参考文献

附录A攻读硕士期间发表的论文

致 谢