高速VITERBI译码器的研究与设计

摘要

Viterbi算法是卷积编码的最大似然译码算法。Viterbi译码器是Viterbi算法的硬件实现。在数字通信领域，卷积码编码应用得很广泛，因此如何提高Viterbi译码器的译码速度，使其能够应用于高速数字通信的不同应用场合是一个很重要的问题。 本文设计了一个高速(2，1，6)Viterbi译码器，在分支度量单元(BMU，BranchMetric Unit)采用3比特量化软判决，获得比硬判决额外的2～3dB的增益。通过采用并行基-4结构和比特级进位保存算法(CSA，Carry-Save Arithmetic)，改进了Viterbi算法中加-比-选单元(ACSU，Add-Compare-Select Unit)的结构，消除传统行波进位加法(RSA，Ripple-Carry Adder)结构中的进位链，缩减了Viterbi译码器的关键路径，极大的降低了译码时延。设计幸存路径存储单元(SMU，Survivor path Memory/Unit)时，采用了寄存器交换(RE，Register-Exchange)输出方式。 本文Viterbi译码器的设计采用Top-Down的设计方法，采用Verilog硬件描述语言进行了RTL级的描述，并利用ActiveHDL7.2和Simulink在加性高斯白噪声信道进行了联合仿真，误码率达到工程标准的要求，并在Synplify pro8.1下综合后，进行了译码器关键路径的分析。本设计在满足译码性能的同时，能够获得很高的译码速度，适用于许多的中、高速的应用。

目录

文摘

英文文摘

声明

第1章 绪论

1.1课题研究背景及意义

1.2 Viterbi译码器的国内外研究现状

1.3课题研究主要内容

1.4本论文的内容安排

第2章 卷积码编码和Viterbi译码算法原理

2.1差错控制系统和纠错码

2.1.1差错控制系统分类

2.1.2纠错码的分类

2.2卷积码原理

2.2.1卷积码的生成码字

2.2.2卷积编码的表示方法

2.2.3卷积码的性能分析

2.3 Viterbi算法的基本原理

2.3.1最大似然译码

2.3.2 Viterbi译码

2.3.3实现Viterbi译码器的一些具体考虑

2.4本章小结

第3章Viterbi译码器的设计

3.1 Viterbi译码器的基本结构

3.2分支度量单元

3.3加-比-选单元

3.3.1加-比-选单元的基本结构

3.3.2全并行的ACS

3.3.3串行和部分并行结构的ACS

3.3.4级联结构的ACS

3.4幸存路径单元

3.4.1寄存器交换型

3.4.2回溯型

3.4.3度量溢出的处理

3.5 Viterbi译码器设计

3.5.1分支度量单元的设计

3.5.2加-比-选单元的设计

3.5.3寄存器交换单元的设计

第4章仿真分析

4.1译码器的RTL描述

4.1.1设计方法

4.1.2模块划分及端口说明

4.2仿真环境

4.3功能仿真和逻辑综合

4.3.1 Testbench的编写及激励数据的产生

4.3.2功能仿真

4.3.3系统综合

4.4性能分析

第5章总结与展望

5.1全文工作总结

5.2展望

参考文献

致 谢

攻读硕士学位期间发表的学术论文