一种基于FPGA的卷积码高速viterbi译码器

摘要

一种基于FPGA的卷积码高速viterbi译码器设计。使用流水线技术实现对卷积码的快速持续译码。该器件将作为一个独立的功能模块，与其它模块整合成一个较完整的数据收发器件。在Matlab中编写卷积码编码程序和Viterbi译码器程序，实现对信息流的卷积码编码及Viterbi译码功能，通过此过程加深对卷积码的Viterbi译码算法的理解，然后在VHDL开发平台上设计开发卷积码编码及Viterbi译码功能模块，测试验证Viterbi译码模块工作的正确性，并利用Matlab仿真程序辅助进行VHDL的卷积码编码及Viterbi译码模块的功能验证。