基于FPGA的全局时钟分配和TDC模块研究

摘要

对于很多先进的电子系统，它们的性能和系统的时间分辨率以及作用于系统的全局时钟信号有很大的关系。获得一个较高的时间分辨率以及一个高精确度和高稳定性的全局时钟信号可以提高电子系统的性能。全数字化PET系统的成像质量就与时间分辨率有很大的关系。把由时间数字转换器(TDC)得到的每次采样时间送入后端缓存和作为处理单元的FPGA中进行分析和处理，可以得到光电倍增管(PMT)的脉冲的时间信息。通过对常用的时间间隔测量方法进行总结，在其基础上结合FPGA的内部结构，对在FPGA中实现高分辨率TDC的可能性进行了分析和验证。
　　 本研究利用FPGA的进位链作为延时单元，通过仿真验证了可以在FPGA中连接多条进位连线做为延时线，实现高分辨率时间测量。同时，全数字化PET系统和其它一些电子系统一样需要一个全局时钟信号分配模块使得能够对在TDC中进行处理的多路数据有一个时间基准。为了达到这个目的，使用FPGA和AD9516-4芯片设计了一种全局时钟信号分布模块。针对全局时钟信号分配模块的要求，提出了通过参考频率由锁相环产生高频信号，利用分频器实现了对高频信号的分频，并用低电压差分信号(LVDS)对生成的多路时钟信号进行传输，从而获得了多路频率、相位、幅值均相同的同步时钟信号的方法。相比于其他方法实现的时钟分配模块，本方法具有高精确度，低功耗和高稳定性的特点。该模块已经在全数字化PET系统中使用，验证了该模块具有高精确度和高稳定性的特点。

目录

文摘

英文文摘

声明

1 绪 论

2 时间间隔测量技术

3 时间数字转换模块的研究

4 全局时钟信号分配模块硬件设计

5 总结与展望

致 谢

参考文献